VHDL Error de sintaxis

[venkatec]

Hola Frnds,

A continuación VHDL declaración está dando error de sintaxis en modelsim simulador, ¿Puede corregir este error.

f0 <= ((seq_pat (0) xnor Rx_data (55)) (seq_pat (1) xnor Rx_data (54)) (seq_pat (2) xnor Rx_data (53)) (seq_pat (3) xnor Rx_data (52) ));

error: ** Error: D / binary_pattern_correlator.vhd (74): No hay entradas viable para el operador infijo " ".

Gracias,
VK

 

[PEV]

I beleave su problema es el operador no entiende uno o dos de los tipos que entren en ella y / o fuera de él.

Trate de convertir todas las entradas para el operador enteros y viceversa, así como:

f0 <= conv_std_logic_vector (conv_integer (seq_pat (0) xnor Rx_data (55)) conv_integer (seq_pat (1) xnor Rx_data (54)) conv_integer (seq_pat (2) xnor Rx_data (53)) conv_integer (seq_pat (3) xnor Rx_data (52)), f0'length);

Nota:
Tengo assuemed que f0 es un std_logic_vector y está utilizando estos libaries.
IEEE biblioteca;
IEEE.STD_LOGIC_1164.ALL uso;
IEEE.STD_LOGIC_ARITH.ALL uso;
IEEE.STD_LOGIC_UNSIGNED.ALL uso;
Si usted va a necesitar utilizar diferentes funciones de conversión.

Espero que esta ayuda.

PD: ¿qué estás tratando de hacer aquí?

 

[venkatec]

Gracias por su amable respuesta.

Estoy tratando de encontrar la correlación de dos secuencias, por que estoy usando uno IEEE

derivados fromula ..

Sí "para" es la lógica
estd. vector, por lo que estoy usando las bibliotecas que usted ha mencionado.

Voy a tratar con su solución y en contacto con usted ...

Gracias,
Venkat k

 

[Tan]

Usted debe hablar de la bibliotecas para arith para wrk en su código.

 

[venkatec]

Hola Frnd,

El problema es sloved.

Gracias.
VK