VerilogA modelo de bloque monoestable

[jwfan]

Hola, chicos,

Quiero escribir un modelo usando VerilogA para un monoestable.Pero no puedo encontrar la declaración de retardo adecuado para el ancho de pulso del monoestable.

¿Puede alguien ayudarme?

Muchas gracias.

BF

 

[Old Nick]

¿Por qué no acaba de describir el circuito en términos de los transistores y capacitores.Un par de ecuaciones de nivel 1 y Ley de Ohm, debe ser fácil para amarrar.

Nunca he programado en verilogA, pero yo solía hacer un poco justo con VHDL AMS, y sería relativamente sencillo hacer que en VHDL y supongo que verilogA es al menos tan fácil.

http://www.tpub.com/neets/book9/36b.htm

Hay un circuito monoestable en el enlace anterior.No debería ser difícil de código.Sólo tiene un modelo de una resistencia, un condensador, etc y los vinculará.

 

[jwfan]

Gracias Nick,

Sí.Puedo utilizar para aplicar el circuito monoestable.Pero quiero que la velocidad de simulación para ser más rápido.Es por eso que quiero usar VerilogA.

 

[Old Nick]

jwfan escribió:

Gracias Nick,Sí.
Puedo utilizar para aplicar el circuito monoestable.
Pero quiero que la velocidad de simulación para ser más rápido.
Es por eso que quiero usar VerilogA.

 

[jwfan]

Me parece la declaración absdelay.

El programa VerilogA está lista a continuación, en caso de que alguien lo necesite.Gracias,

/ / VerilogA para PMM_VA_Models, mono, veriloga

`include" constants.vams "
`include" disciplines.vams "

Módulo de mono (VIN, Vout);
vin eléctrica, Vout, vindelay;
vlogic_high real parámetro = 5;
vlogic_low real del parámetro = 0;
parámetro vtrans real = 1,4;
tdel real del parámetro = 2u;
pulsew real del parámetro = 3U;
trise real del parámetro = 1U;
tfall real del parámetro = 1U;vout_val real;
entero logic1;

analógica empezar

@ (Initial_step) comienzan
if (vlogic_high <vlogic_low) comienzan
pantalla $ ( "Error de rango de especificaciones. vlogic_high = (E%) menos de vlogic_low = (E%). \ n", vlogic_high, vlogic_low);
$ fin;
final
if (vtrans> vlogic_high | | vtrans <vlogic_low) comienzan
mostrar $ ( "incoherente $ w especificación umbral / familia lógica. \ n");
final
final

@ (initial_step) logic1 = 0;

V (vindelay) < (absdelay V (VIN), pulsew);@ (Cruz (V (VIN) - vtrans, 1)) logic1 = 1;
@ (Cruz (V (vindelay) - vtrans, 1)) logic1 = 0;vout_val = (logic1)?vlogic_high: vlogic_low;
V (VOUT) < transición (vout_val, tdel, trise, tfall);

final

endmodule