verilog-xl simulación funciona bien, pero ncsim colgar

[eefelix]

Hola,

He netlist uno que cuando se ejecuta la simulación Verilog-XL, el conjunto de simulación puede ser terminado sin problemas, pero cuando pongo el mismo netlist en ncsim, la simulación se cuelgue en el centro de toda la simulación.

¿Alguien encontrado el mismo problema?¿Sabe el motivo y cómo solucionarlo?Gracias!

 

[stanchen]

eefelix escribió:

Hola,He netlist uno que cuando se ejecuta la simulación Verilog-XL, el conjunto de simulación puede ser terminado sin problemas, pero cuando pongo el mismo netlist en ncsim, la simulación se cuelgue en el centro de toda la simulación.¿Alguien encontrado el mismo problema?
¿Sabe el motivo y cómo solucionarlo?
Gracias!

 

[fengbj]

Debido a la diferencia entre el evento y del ciclo impulsado por impulsado por compilar

 

[joe2moon]

>>> Debido a la diferencia entre el evento y del ciclo impulsado por impulsado por compilar

?¿Por qué?
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No importa qué tipo de compilación, el programa no debe colgar!
-------------------------------------------------- --------------------------------

Sólo he cumplido la condición de que la simulación se puede ejecutar con éxito
por Verilog-XL, pero encuentro algunos mensajes de error (s) en NC-Verilog.
(Por supuesto, puede decir que es una herramienta
que dependen problema.
En realidad, es también un problema de codificación ...)

Pero nunca colgar el simulador!

 

[casual3_2002]

estar de acuerdo.doesnt importa si es impulsada por caso o lo que sea.incluso si son dos simuladores de eventos impulsados, pueden producir resultados distintos debido a la programación de eventos momento.sin embargo, nunca debe colgar.

casual3

joe2moon escribió:

>>> Debido a la diferencia entre el evento y del ciclo impulsado por impulsado por compilar?
¿Por qué?

-------------------------------------------------- --------------------------------

No importa qué tipo de compilación, el programa no debe colgar!

-------------------------------------------------- --------------------------------Sólo he cumplido la condición de que la simulación se puede ejecutar con éxito

por Verilog-XL, pero encuentro algunos mensajes de error (s) en NC-Verilog.

(Por supuesto, puede decir que es una herramienta que dependen problema.

En realidad, es también un problema de codificación ...)Pero nunca colgar el simulador!

 

[yankuangtu]

Creo que debido a que no le ª biblioteca ruta correctamente, su eco LD_LIBRARY_PATH

 

[wpwang]

Cómo usar verilog-xl en C (a) pruebas LDV?
Solía Verilog-xl comando "Verilog" en LDV3.0.
No puedo encontrar comando "Verilog" por encima de LDV en 3.3.

¿Tiene apoyo verilog LDV-xl anterior versión 3.3?
Si la respuesta es "Sí", ¿Cuál
es la verilog-xl comando de arriba LDV 3.3?

 

[rakko]

ncsim ejecutar con compatibilidad interruptor.si funciona, entonces es como joe2moon dijo.

 

[paquete]

Oooo ... me encontré con el mismo problema.
Puerta de nivel funcionan bien con 'verilog' comando de Verilog-XL, pero "ncverilog 'comando es colgar, añadiendo' delay_mode_unit argumento es parcial, pero todavía colgar en medio tiempo de la simulación, ¿Qué sucederá?Utilice 'verilog' compilar pasar mucho tiempo, no quiero.