V problema de la cadencia

[Karthikeya]

hola
.018 en el proceso u cuando disminuyó L de NMOS de 0.54u a 0.18u el marco del V aumentó 100mV aprox ... yo no entiendo por qué???Pensé que la tendencia shud ser la otra manera ...
hlp plz

 

[dog1357]

.018 Proceso u?es 0.18u?

para AMIS0.5u, en caso de aumento de u L, Vt se incrementará tanto para PMOS y NMOS, tal vez la necesidad u para averiguar lo que su proceso define.

 

[Karthikeya]

¿Cómo puedo chk THT en la cadencia

thnkz

 

[dumbfrog]

tratar de barrer el frente V L

 

[IC_Lee]

u puede encontrar el marco del V exacta en el archivo de modelo.