L
lzh08
Guest
El siguiente es el divisor de 6250:
IEEE biblioteca;
USE ieee.std_logic_1164.ALL;
ENTIDAD Div_6250 ES
(PORT SysClk: in std_logic;
ClkOut: out std_logic);
Div_6250 END;
ARQUITECTURA DE Devider DE Div_6250 ES
Constante N: integer: = 3124;
SEÑAL Contador: Rango de enteros 0 a N, - fredevider (2 * (N 1))
Señal CLK: std_logic;
BEGIN
PROCESO (SysClk)
BEGIN
SI SysClk'event Y SysClk = '1 'THEN
Si el contador = N, entonces
Contador <= 0;
Clk <= NOT clk;
ELSE
contador <= contador 1;
END IF;
END IF;
PROCESO DE FIN;
ClkOut <= CLK;
FIN Divisor;
Ahora, quiero usar el ClkOut para completar el 3125 devider, ¿cómo podría yo hacer?
thx!
Last edited by lzh08 el 13 Sep 2005 7:08, editado 1 vez en total
IEEE biblioteca;
USE ieee.std_logic_1164.ALL;
ENTIDAD Div_6250 ES
(PORT SysClk: in std_logic;
ClkOut: out std_logic);
Div_6250 END;
ARQUITECTURA DE Devider DE Div_6250 ES
Constante N: integer: = 3124;
SEÑAL Contador: Rango de enteros 0 a N, - fredevider (2 * (N 1))
Señal CLK: std_logic;
BEGIN
PROCESO (SysClk)
BEGIN
SI SysClk'event Y SysClk = '1 'THEN
Si el contador = N, entonces
Contador <= 0;
Clk <= NOT clk;
ELSE
contador <= contador 1;
END IF;
END IF;
PROCESO DE FIN;
ClkOut <= CLK;
FIN Divisor;
Ahora, quiero usar el ClkOut para completar el 3125 devider, ¿cómo podría yo hacer?
thx!
Last edited by lzh08 el 13 Sep 2005 7:08, editado 1 vez en total