[urgente] Xilinx inversión de polaridad

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OvErFlO

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Hola Guy,

Tengo que decir si tiene alguna Xilinx Spartan3 protección de la inversión de polaridad de la fuente de alimentación.

gracias

 
Mi experiencia con Xilinx FPGA es que los diodos de protección en IOBs fusible a muy baja resistencia cuando un voltaje negativo se aplica.Durante los años, han destruido varias Xilinx FPGA con sólo una aplicación momentánea de un voltaje negativo en un JISI.El fracaso es un síntoma entre los muertos corto JISI poder alfileres y tierra alfileres.
No estoy realmente seguro de lo que en la estructura JISI falla, todo lo que sé es la FPGA está muerto.No va a tener una programación JTAG y señala a las cargas y las cargas de los actuales.

---- Steve

 
Hola banjo,

Tengo todos los puertos IO FPGA en 3,3 V y mi límite de exploración ver sólo PROM ...que significa que mi FPGA está roto?<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Muy triste o llorar" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Muy triste o llorar" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Muy triste o llorar" border="0" />
 
JTAG frontera es una serie de exploración en cadena.Es extraño que se puede ver sólo la PROM.Si se trata de cable de la forma que yo estoy asumiendo al menos una señal tiene que recorrer a través de la FPGA para ver la PROM.Tal vez la PROM se programa y la puesta en FPGA JTAG by-pass de mantenimiento de modo que es usted de verlo?

1.¿El FPGA básicos tienen el derecho de tensión?
2.La gama E / S tienen el derecho de tensión?
3.¿Se puede borrar la PROM y la alimentación la placa y vuelva a intentarlo?

Si el FPGA caliente no se está ejecutando el suministro de energía y los insumos son buenas, entonces creo que es un problema de conexión o resistencia pullup cuestión.Cuando han destruido FPGAs, es un fracaso total por lo que era obvio.

Si coloca un voltaje negativo en un JTAG pines, es posible que el puerto sólo golpe, supongo.¿Cuáles son las resistencias de los pines JTAG y VCC a tierra?

---- Steve

 
banjo escribió:

JTAG frontera es una serie de exploración en cadena.
Es extraño que se puede ver sólo la PROM.

 
Creo que su problema es el modo de configuración de Bits.000 = Modo Maestro.JTAG modo 101.(Nunca usamos el modo maestro, ya que siempre uso y nunca JTAG PROMs de uso.) Creo que tienes que volver a configurar el modo a 101 por la hoja de datos.

Lo más probable es que cuando se selecciona el modo maestro, JTAG se desactiva y se coloca en modo de paso a fondo por lo que puede ver el impacto sólo PROM.

---- Steve

PS Una vez que el reconocido por IMPACTO FPGA, un último consejo, recuerde que el CCLK es el valor por defecto en la generación de archivos Bit de Xilinx.Si no cambia esta opción para el JTAG reloj, entonces la FPGA o bien dejar de programa, o que se mostrarán a los programas, pero no hacer nada.Este es un error común cuando se utiliza la programación JTAG.

 
Pero, ¿por qué Prom no es reconocida?Si abro directamente iMPACT y hacer una frontera de exploración, puedo ver baile XCF04 pero si doy un comando borrar, voy a recibir un "código de identificación de los errores ..."
y ¿por qué yo en todos los puertos IO 3.3v?

Si usted ve en el esquema que he conducido, en un Hecho FPGA y pines pines OE PROM ...pero hacer siempre pendientes de tierra ...y permanecer fuera llevado ...No tengo ningún signo de vida FPGA, es sólo CALIENTE ...

Mañana intento para establecer el modo de JTAG ...

Esquema de conexiones para usted es bueno?

gracias

 
En cuanto a la esquemático, creo que le falta una resistencia de tracción de hasta el TDO.Creo que este es un espacio abierto de
la fuga de salida.Puede haber un pullup JTAG dentro de su vaina, pero yo no contar con ella.

¿Cómo es la FPGA caliente?Normalmente FPGAs que son realmente caliente son los siguientes:

1.Conducción lotes de productos muy, muy rápido.
2.El IOBs para la FPGA se encuentran en autobús afirmación, pins de entrada como productos mal.
3.El FPGA es malo.

Se trabajó todo el tablero?
¿Tiene otro trabajo a bordo de compararlo con?
¿Ha utilizado las JTAG cable con éxito en otras placas?

La celebración de la PROG pines de la FPGA de baja y de encender el consejo debe mantener la FPGA en el espacio en blanco, unprogrammed estado.Es la parte todavía se está ejecutando con este alfiler caliente continuamente bajo, entonces yo sospecho que la FPGA es malo.Cuando en blanco, el FPGA debe defecto a todos los pines de entradas y debe correr fresco.
La razón por la que una medida de voltaje en el interior IOBs es el poseedor pines resistencias.
Tome un
ascendentes 4.7K ohmios resistencia y tire una JISI a tierra, si las caídas de tensión baja, entonces es sólo el poseedor pines resistencias.

---- Steve

 
Banjo Hola, el problema no era el sistema de configuración pero tuve invertido VccInt (1.2V) con VccAux (2.5V).
Ahora funciona bien ....

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />Con todo Soffer tortura, se han resistido a Xilinx ....

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />Muchas gracias por ayudar a todos ...

Nota:
Xilinx Spartan3 no es necesario tirar de la resistencia de TDO pines ...

 
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