Un problema acerca de la simulación de transistores utilizando nanosim.

W

Wildwood

Guest
Hola, todos los

Me encontré con un problema cuando trato de hacer simulación a nivel de transistor utilizando nanosim, que me desconcertó por varios días.Espero que alguien pueda ayudarme.

Escribo muy simple de 4 bits sumador completo en Verilog, y yo con la síntesis de Synopsys DC y obtener una netlist Verilog.
I simular verilog código utilizando vcs Synopsys, y obtener un archivo de VCD.Traduzco el archivo VCD en el estímulo de vectores usando el comando vcd2vec.y, quiero usar este vector de archivos como el estímulo para la netlist especias.

Traduzco Verilog-netlist en netlist especias utilizando nettran en Hércules.

Entonces empiezo a nanosim, entrada de la netlist especias y archivo de vectores, entonces el problema de salir.

Primera: Cuando hago clic en el Explorador de jerarquía en nanosim, sólo puedo ver la parte superior, no puedo ver ninguna estructura.

Segunda: cuando yo simular, me dice que, el archivo vectorial no se conecta a cualquier nodo de la netlist.

pero, estoy seguro de que los nombres de señales en el archivo vectorial son idénticas a las que en el netlist especias.

Entonces, ¿cómo puedo obligar a los dos?

Tercero: la forma de onda sólo muestran las señales de entrada en los archivos vectoriales y de todas las señales de salida están colgando, y se puso a 0V.

¿Puede alguien darme alguna pista?

THX mucho de antemano!arco ~

 

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