u puede solucionar esto para mí ...

[Shiva]

Para un sistema de trabajo de duración determinada a 500 MHz.
a-se comprueba violación a tener tiempo de preparación.Si este problema se puede corregir?En caso afirmativo, cómo.
b-Si se descubre que tienen problema de tiempo luego hacer lo mismo que el anterior.

 

[shiv_emf]

así el tiempo de instalación n hav tiempo de retención se han expuesto .....Según el tiempo de instalación puede entender b violado en alguna medida!

 

[kil]

hola,
<img src="http://www.edaboard.com/images/smiles/icon_idea.gif" alt="Idea" border="0" />

me corrija si estoy worng ..................
el tiempo de preparación puede ser fijado por la eliminación de topes no deseados y otros elementos de retardo en el CLK betweek para q demora.si no hay manera de que podamos ajustar el tiempo de preparación a esta frecuencia, dada la estabilización de residuos urbanos, así pueden trabajar en las frecuencias bajas y los problemas de instalación será rectificado fácilmente.

llegando a tener tiempo tienen en general el tiempo es tener en el momento de la colocación y la conducción en ese momento sólo podemos capaz de obtener la información correcta sobre los retrasos de enrutamiento y otros retrasos que lleva a violatio de tiempo. por lo que fijará el tiempo de espera en ese momento . El tiempo de instalación se tendrá cuidado en el momento de los pasos de síntesis.así que una vez si el tiempo no tienen el sistema no funcionará en cualquier frequncy ..

Así que en mi tiempo de espera y ver el tiempo de preparación ambas son fundamentales ..................

si u puede buscar en este Fourm en la configuración y tener tiempo u obtener información muy buena a cargo de profesionales bien .........

gracias y saludos
kil: D

 

[bromista]

por la violación de configuración de tiempo, puede refloorplan o resíntesis de

mejorar la sincronización.por violación de tiempo de retención, puede añadir la célula demora

en la violación de ruta para eliminar el problema.

saludos cordiales
Shiva escribió:

Para un sistema de trabajo de duración determinada a 500 MHz.

a-se comprueba violación a tener tiempo de preparación.
Si este problema se puede corregir?
En caso afirmativo, cómo.

b-Si se descubre que tienen problema de tiempo luego hacer lo mismo que el anterior.

 

[ramana_k22]

Tiempo de violación de instalación puede ser rectificado mediante la reducción de lógica combinatoria y el sistema de canalización.Hold Time violación puede ser rectificado mediante la adición de búfer en el camino de tiempo.
Recuerdos,
Ramana

 

[cfriend]

tiempo de retención no está relacionada con el reloj del sistema.

 

[nipoon]

sólo para agregar a la base de knowldege,
Me gustaría añadir que FPGAs nunca tienen el control de violaciónes tiempo, ya que están diseñados (floorplanned) a tomar el tiempo mínimo (tiempo de retención), en consideración
Pueden tener violaciónes tiempo de preparación, que puede ser resuelto, ya sea disminuyendo la frecuencia o prestar atención a la ruta crítica.

 

[vcnvcc]

Por favor, a través de algo de luz sobre

1.FPGA nunca puede tener celebrar violación de tiempo ..es??n ¿por qué??

2.tiempo de retención no está relacionada con el reloj del sistema????

Gracias ..