Spartan 3 - Interfaz externa SRAM

[CMOS babe]

Hola,
Quiero hacer una FPGA-interface.This SRAM es la primera vez que conecte el FPGA para el mundo exterior, así que necesito algo de ayuda.
Si la frecuencia de reloj ser cambiado para adaptarse a la compensación de entrada / salida antes o después de la hora del reloj de lectura / escritura el tiempo de ciclo?

Gracias (=

 

[echo47]

¿Qué tipo de SRAM?¿Cuál es su frecuencia de reloj ahora?
¿Está usando un tablero de FPGA común?Alguien que ya tenga un código de ejemplo.

 

[Iouri]

¿Estás seguro de que no es SRAM SDRAM?

 

[CMOS babe]

echo47 escribió:

¿Qué tipo de SRAM?
¿Cuál es su frecuencia de reloj ahora?

¿Está usando un tablero de FPGA común?
Alguien que ya tenga un código de ejemplo.

 

[jdhar]

SRAM es asincrónica, por lo que el reloj es irrelevante ...siempre y cuando cumpla el tiempo de acceso de la SRAM, usted estará bien.Si usted tiene un 10nS tiempo de acceso, que es una tasa de 100 MHz de reloj máxima que puede tener ....pero la SRAM no usa realmente el reloj.

 

[CMOS babe]

Además del tiempo de acceso no hay retraso introducido por el reloj-a-camino almohadilla y la almohadilla a la ruta de instalación .. Si esto no se añade el tiempo de acceso a la calcaculate la frecuencia de reloj Max?

 

[echo47]

Si usted necesita considerar la FPGA I / O retrasos también.Para reducir al mínimo los retrasos, intenta poner el I / O en los registros de la IOBs en lugar de la lógica de la estructura regular.También de nuevo la salida SLEW en FAST.Si el retraso total es todavía demasiado, puede reducir la frecuencia de reloj o añadir otro ciclo de reloj para su sincronización SRAM acceso.

Algunos de los proyectos de ejemplo Xilinx utilizar el POWER:
http://www.xilinx.com/products/boards/DO-SPAR3-DK/reference_designs.htm