sintetizar

[shmoib]

Queridos todos,
Cuando corro para sintetizar mi código VHDL y comprobar su esquema RTL en ISE6.2i he encontrado algunos bloques llamados 'Alias', significa eso algo malo?

I adjunto el esquema RTL

 

[sp]

u deben compartir el archivo de esquema en lugar del archivo de Word ...

para mayb podemos ejecutar compilación / simulación para comprobar si hay u. ..

recuerdos,
sp

 

[shmoib]

Aquí está el código, sino que también contienen el mismo problema, aunque es muy sencillo
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[sp]

en realidad c i cant cualquier nombre de bloque "alias" en Ur previstas doc .... can u? .. c demasiado pequeña .. cant el nombre del bloque ..

He leído el código ... uno es muy simple .... n que no deberia VHA ningún error ....

Intento compilar usando qu (a) RTU 2 (lo siento, no sé cómo-a en Xilinx) encontró ningún error ...
y el I RTL obtiene es att ... ver si coinciden con Urs ...
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[shmoib]

thnks for ur help, pero cuando se sintetizan en ISE de i xilinix encontró que alias de
de todos modos, I Need U para comprobar este código también para mí, como tengo los mismos problemas con él
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[tkbits]

Es el sintetizador inferir FSM?

Yo generalmente recibe señales de alias en los esquemas RTL cuando voy a construir FSM.Esto es normal.

 

[shmoib]

Sí problema, tengo mismo con el FSM, pero tengo el mismo problema también con el código simple que he publicado aquí

 

[sp]

Lo sentimos,,, no sé taco es el "alias" señal significa ....por lo que no puede ayudar ...¿Puede alguien explicar ...

hehe,,, muy mal,,,recuerdos,
sp

 

[tkbits]

Como no tienen un programa RAR a mano en el momento, me miró el archivo de Word.No hay nada malo con las señales Alias.Lo que estás recibiendo es normal.

Un "alias" es un nombre alternativo.El circuito RTL es una Federados de Micronesia.

names.

Las señales no corresponden a VHDL nombres de señales.El nombre de la señal es en realidad el nombre de una enumeración que se utilizó para definir un estado en el código HDL.

Por ejemplo, si define varios estados:

dev_state tipo es (en reposo, correr, hacer);

entonces VHDL define inactivo, ejecutar y hacer como constantes - no las señales.

De ello deduce el sintetizador de tu estilo de codificación que estas constantes se utilizan para conducir un FSM, y que se traducen en señales reales con un nombre falso (un alias), que es el mismo que el nombre del estado.