C
cganeshprabhu
Guest
Hola,
He descargado "PCN - completa - 5,1-S006" de cadencia sitio ftp y he instalado los binarios.¿Es sólo ncverilog o es posible simular diseños VHDL también ..?
He intentado con un diseño verilog y simula con éxito.Si es posible simular diseños VHDL por favor que me ayude en la simulación del diseño.
Mi cds.lib tiene este aspecto:
------------------------------------
definir worklib. / worklib
Mi hdl.var tiene este aspecto:
-------------------------------------
softinclude $ CDS_INST_DIR /
tools / inca / archivos / hdl.var.
El synatx que he usado para compilar es:
-------------------------------------------------- ---
ncvhdl mensajes xor.vhd trabajo worklib-HDLVAR. / hdl.var-cdslib. / cds.lib
Que estoy recibiendo un error como este ......
ncvhdl: 05,10-S006: (c) Copyright 1995-2004 Cadence Design Systems, Inc.
ncvhdl_p: * M, NOLSTD: lógico nombre de biblioteca de ETS deben ser asignadas a un diseño de la biblioteca [11,2].
Por favor, me ayudan en la solución de este problema.
Recuerdos,
Ganesh
He descargado "PCN - completa - 5,1-S006" de cadencia sitio ftp y he instalado los binarios.¿Es sólo ncverilog o es posible simular diseños VHDL también ..?
He intentado con un diseño verilog y simula con éxito.Si es posible simular diseños VHDL por favor que me ayude en la simulación del diseño.
Mi cds.lib tiene este aspecto:
------------------------------------
definir worklib. / worklib
Mi hdl.var tiene este aspecto:
-------------------------------------
softinclude $ CDS_INST_DIR /
tools / inca / archivos / hdl.var.
El synatx que he usado para compilar es:
-------------------------------------------------- ---
ncvhdl mensajes xor.vhd trabajo worklib-HDLVAR. / hdl.var-cdslib. / cds.lib
Que estoy recibiendo un error como este ......
ncvhdl: 05,10-S006: (c) Copyright 1995-2004 Cadence Design Systems, Inc.
ncvhdl_p: * M, NOLSTD: lógico nombre de biblioteca de ETS deben ser asignadas a un diseño de la biblioteca [11,2].
Por favor, me ayudan en la solución de este problema.
Recuerdos,
Ganesh