Simulación utilizando ModelSim

[Elnegm]

Hola
Estoy abeginner con verilog y uso ventaja FPGA y ModelSim
cuando quiero simular la salida de código siguiente counte me conoce
¿Se está poniendo en ModelSim tengo que establece con el fin de simular correctamente?
Código:firstseq módulo (clk, reset, permite, count);

CLK entrada, reset, enable;

salida [3:0] count;

reg [3:0] count;

siempre @ (clk negedge)

if (reset == 1'b1)

count <= 0;

else if (habilitar == 1'b1)

count <= count 1;

endmodule

 

[Iouri]

En realidad no.Todo lo que necesitas hacer: hacer el execise tutorial (que viene con usted ModelSim instalación) y se darán cuenta de lo que debe hacerrecuerdos,

 

[sudhirkv]

Sólo la fuerza el valor deseado en el puesto y U puede ver la respuesta ..Ir a la pestaña editar de las señales de la ventana y la fuerza de 1 o 0 en el lugar y ejecutar u obtendrá la respuesta ..para clk hay un valor de fuerza separada para el reloj en la pestaña editar ...

nada que ver con la settignsg

 

[yasser_shoukry]

Para simular este código, tienes a los procedimientos:
1 - Crear un banco de pruebas verilog para estimular las entradas de
2 - "Usar la fuerza" los comandos de ModelSim para poner el módulo en la acción

 

[Salma Ali Bakr]

Es exactamente como dijo Yasser
pero me gustaría asesoramiento obligando señales provocan el diseño es simple
También tratamos de empezar por el circuito de reseteo
y asegúrese de que la frecuencia de reloj se elige correctamente en comparación con otras señales ur

 

[anmolvlsi13]

Escriba la tuberculosis
firstseq_tb módulo;
reg clk, reset, enable;
alambre [3:0] count;
firstseq D1 (clk, reset, permite, count);
siempre
# 2 clk = ~ clk;
CLK inicial = 0;
inicial
empezar
enable = 1'b1; reset = 0;
# 4 reset = 1'b1;
#, etc .........
final
endmodule
Gracias