Simulación esquemática con Verilog XL

[tia_design]

Diseñé un Flip flop JK tradicionales, la entrada es esquemático, y la simulación se realiza por Verilog XL.He descubierto que la producción de tales flop flop JK no está definido.He descubierto la razón es que en este JK, la salida se conecta de nuevo a la NMOS de entrada, que no está definido cuándo se inicia la simulación.¿Quién puede decirme cómo evitar esto?Gracias

 

[eda_wiz]

Aplicar Perdí mientras Intialising la simulación

 

[spauls]

Aplicar restablecer y comprobar todas las combinaciones de entrada.

 

[JesseKing]

Sí, restablezca / Set

 

[marksile]

Puede restablecer o establecer.usted puede agregar por defecto a Q y QN banco de pruebas en el expediente también.

 

[hover]

He conocido a la misma pregunta la primera vez que uso la herramienta.
Debe agregar un reinicio o un conjunto de señales para el flip-flop con el fin de iniciarlo.