Síntesis de línea de retardo

[steven852]

Hola,

Yo quería a la síntesis de una línea de retardo, por ejemplo, 2PS demora en una biblioteca estándar, en mi módulo.Después de la compilación, todo parecía encontrar la salvedad de que la línea de retardo no estaba en su lugar.No hay error se informó.Yo estaba perplejo por lo que no se presentó.Así que hice otro módulo muy simple sólo contiene una línea de retardo que conecta la entrada y salida.Todavía no había trazado de línea de retardo, pero el compilador de diseño encontró una advertencia dice "de entrada es la conexión directa a la salida".

¿Cómo explicar esto y cómo la síntesis de la línea de retardo?

 

[jackson_peng]

utilizar el comando para añadir set_min_delay limitar en el camino de demora;

para la alimentación-path througth, el uso set_fix_multiport para añadir búfer en la alimentación a través de ..

 

[steven852]

Gracias.Si se utiliza el comando * set_ en DC, lo que genera hardware adicional después de la síntesis?Además, quiero saber por qué el retraso no se presentó.Más ayuda será apreciada.

Gracias