V
venkyatit
Guest
Hola.Soy nuevo en VHDL.Mi código parece estar funcionando muy bien si dos variables (definidos como enteros) se agregan.Es incluso trabajando al restar (C <= AB), sólo si la variable A es mayor que B.
Sin embargo, cuando B es mayor que A, entonces la salida es incorrecta (normalmente cero), mientras que yo estoy buscando una salida negativa.He intentado utilizar variables firmado pero n't podría conseguir mi cabeza alrededor de ella.
¿Puede alguien ayudarme?
Sin embargo, cuando B es mayor que A, entonces la salida es incorrecta (normalmente cero), mientras que yo estoy buscando una salida negativa.He intentado utilizar variables firmado pero n't podría conseguir mi cabeza alrededor de ella.
¿Puede alguien ayudarme?