F
floatgrass
Guest
Quiero saber por qué la gente usa en el diseño de memoria en lugar de registrar o pestillo.
área o menos velocidad?
gracias
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N
news
Guest
XXI wiek przyniósł nam wiele przydatnych urządzeń, bez których dziś nie wyobrażamy sobie życia. Jednym z najbardziej docenianych jest telefon komórkowy, który na przestrzeni wieloletnich zmian, stał się wielofunkcyjnym smartfonem. Jego funkcja jest bardzo zbliżona do tej jaką pełni komputer.
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A
armer
Guest
Si la memoria es pequeña,
al igual que 4 fifo trabajo, puede utilizar registro para su ejecución, pero cuando la celda de memoria es grande,
hay que utilizar la memoria.
porque está optimizado.
Como sabemos,
la memoria está optimizado,
por lo que la dirección es eficiente decodificar.
como usamos muchos regístrese para aplicar la memoria.la célula tendrá área grande.y régimen de descodificar la dirección no es eficiente como el uso de memoria.
al igual que 4 fifo trabajo, puede utilizar registro para su ejecución, pero cuando la celda de memoria es grande,
hay que utilizar la memoria.
porque está optimizado.
Como sabemos,
la memoria está optimizado,
por lo que la dirección es eficiente decodificar.
como usamos muchos regístrese para aplicar la memoria.la célula tendrá área grande.y régimen de descodificar la dirección no es eficiente como el uso de memoria.
S
S0933263236
Guest
comparar área (sin el uso. de MOS FET):
1.célula de memoria SRAM (1 bit) para la lógica de proceso Embebido SRAM
=> 6 MOS FETS
2.UMC de 0.5um GlobeCAD standcell biblioteca:
RL_DFFRBP (D Flip-Flop con Asyn. / Reset) => 30 MOS FETS
RL_DLHRBN (D Alto Con cerradura activa / Restablecer) => 20 MOS FETS
PD: El tamaño de MOS FET estándar utilizados en
las células es mayor que la biblioteca
de células de memoria MOS FET también.<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />
1.célula de memoria SRAM (1 bit) para la lógica de proceso Embebido SRAM
=> 6 MOS FETS
2.UMC de 0.5um GlobeCAD standcell biblioteca:
RL_DFFRBP (D Flip-Flop con Asyn. / Reset) => 30 MOS FETS
RL_DLHRBN (D Alto Con cerradura activa / Restablecer) => 20 MOS FETS
PD: El tamaño de MOS FET estándar utilizados en
las células es mayor que la biblioteca
de células de memoria MOS FET también.<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />
F
floatgrass
Guest
gracias
Yo entiendo sus palabras.
así, ¿cuál es el uso de la memoria. db y. v biblioteca?Lo sé. v se utiliza para el calendario de simulación, pero la memoria. db biblioteca se utiliza para qué?
por favor me instrucciones
Yo entiendo sus palabras.
así, ¿cuál es el uso de la memoria. db y. v biblioteca?Lo sé. v se utiliza para el calendario de simulación, pero la memoria. db biblioteca se utiliza para qué?
por favor me instrucciones
S
S0933263236
Guest
1.. el archivo db para diseño de compiladores => formato de archivo binario de la biblioteca de células o
diseño de bases de datos.(Diseño de un compilador es única herramienta digital)
2.. v archivo => archivo de medios Verilog normalmente, se puede:
(1) verilog modelo de simulación
(2) diseño synthsizable archivo
(3) verilog netlist
3.Bloque de memoria pueden ser generados por el compilador de memoria o memoria diseñadores, y debe tener un modelo de simulación (Verilog o VHDL), que se co-simulada con otros bloques (Digital o Mix).<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />
diseño de bases de datos.(Diseño de un compilador es única herramienta digital)
2.. v archivo => archivo de medios Verilog normalmente, se puede:
(1) verilog modelo de simulación
(2) diseño synthsizable archivo
(3) verilog netlist
3.Bloque de memoria pueden ser generados por el compilador de memoria o memoria diseñadores, y debe tener un modelo de simulación (Verilog o VHDL), que se co-simulada con otros bloques (Digital o Mix).<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />
F
floatgrass
Guest
existe una memoria en mi diseño,
por lo que debe aislar el módulo de memoria de otro módulo en la síntesis?si es sí y no systhesize el módulo de memoria, a fin de producir el dc sdf sin la memoria timing.how voy a hacer con él?i debe simular que el uso de memoria. v biblioteca?pero la memoria. db biblioteca no uso.
por lo que debe aislar el módulo de memoria de otro módulo en la síntesis?si es sí y no systhesize el módulo de memoria, a fin de producir el dc sdf sin la memoria timing.how voy a hacer con él?i debe simular que el uso de memoria. v biblioteca?pero la memoria. db biblioteca no uso.
F
floatgrass
Guest
existe una memoria en mi diseño,
por lo que debe aislar el módulo de memoria de otro módulo en la síntesis?si es sí y no systhesize el módulo de memoria, a fin de producir el dc sdf sin la memoria timing.how voy a hacer con él?i debe simular que el uso de memoria. v biblioteca?pero la memoria. db biblioteca no se utilizan.I rompecabezas.
por lo que debe aislar el módulo de memoria de otro módulo en la síntesis?si es sí y no systhesize el módulo de memoria, a fin de producir el dc sdf sin la memoria timing.how voy a hacer con él?i debe simular que el uso de memoria. v biblioteca?pero la memoria. db biblioteca no se utilizan.I rompecabezas.