reducir la utilización de los recursos - AES FPGA

[deepamj]

i hav código VHDL para AES de cifrado / descifrado, que funciona bien durante la simulación del comportamiento.la mayor parte del algoritmo se implementan utilizando buscar tablas.la síntesis siguió corriendo ...................después de esperar un día en que se sintetiza, pero LUT tramo se sobreutilizan.

similar a la de software, el hardware no es ningún medio para liberar y reutilizar algunas cerraduras, una vez que se lleva a cabo su función inicial?

respuesta a nadie pl

 

[Syswip]

Hola deepamj,

Primero trata de un mapa de tu LUT (AES SBOXes) a la reciente adhesión FPGA que reducirá la lógica.Si no te ayudará siempre se puede optimizar el núcleo de la AES.
Usted puede diseñar 10, 20, 40 ...central de ciclo de reloj depende de su rendimiento.

Mejores,
Tiksan
http://syswip.com

 

[deepamj]

tiksan helo

gracias por la respuesta.

Soy novato en FPGA.u puede elaborar lo que se entiende por "asignación de LUT de los carneros" y el núcleo del ciclo 10,20,40 .... CLK.
. será útil

esperanzas de una respuesta

 

[tariq786]

Hats Off To usted tiksan de su blog y el intercambio de verificación de IPS

 

[Syswip]

Estoy muy feliz si alguien encuentra mi blog útil

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />Muchas gracias

<img src="http://www.edaboard.com/images/smiles/icon_exclaim.gif" alt="Exclamación" border="0" />

 

[tariq786]

Deepa, usted tiene que SBox código de tal manera que la memoria RAM en FPGA se deduce o una instancia de memoria RAM en FPGA y usarlo para SBox programa.Aquí hay un enlace que puede ser útil para empezar

http://www.dilloneng.com/documents/howto/ram_inference

Google para inferir FPGA carnero Bloque

 

[Syswip]

Hola deepamj,

Esta es la forma de AES VHDL núcleo opencores.org.Puede ser útil para usted.
No traté de que lo que no puede decir nada acerca de este diseño.

Saludos cordiales,
Tiksan
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[irfan449]

gracias uhhhhhhhhhhhhhhhhhhhhhhhhhhhhhhhhhhhhh