S
sjalloq
Guest
Hola,
He estado luchando con la educación de un análisis de flujo de potencia para la última semana y quería algún consejo.
Estamos utilizando VHDL RTL y ModelSim junto con diseño de compiladores y Power Compilador.
Con el fin de generar un retroceso SAIF archivo que me veo obligado a crear una puerta
de nivel ModelSim Verilog netlist porque no admite la captura de datos sobre VCD 2d matrices.Hasta ahora he intentado dos flujos: uno, utilizando el Synopsys PLI con ModelSim para generar el SAIF directamente y dos, la generación de un VCD y la conversión de archivos a utilizar vcd2saif SAIF.
Uso de la Synopsys PLI parecía ser muy lento.Un pequeño bloque de simulación de nivel netlist tomó más de 6 horas.A pesar de que trabajó, con este mayor flujo en los bloques y chip de nivel no es atractivo.
Cambiar a la corriente de VCD para ver si es más rápido dado lugar a un enorme archivo de VCD que se generan y mataron a los sim.Yo estaba guardando a un archivo gzip VCD outptus y cuando mataron a los que sí ya era más de 13GB.Tenga en cuenta que este es un pequeño bloque.
Pregunta:
¿cuál es la correcta para la generación de flujo de un VCD de un archivo
a nivel de simulación de la puerta?Si me recogen toda red alterna entonces estoy captura innecesaria de información interna de la biblioteca de células que no se necesita de energía que es la hinchazón Compilador mi VCD?He intentado utilizar el nodebug cambiar a vlog pero esto impidió la captura de 95% de mis células secuencial.
Gracias por tu ayuda.Creado después de 4 horas 16 minutos:Bien, he encontrado mi problema.Error del usuario de forma normal.Yo estaba usando el interruptor-nodebug al compilar mi biblioteca y mi netlist.
Para aquellos que buscan en el futuro, la corriente debería ser:
vlib biblioteca
vlog-trabajo-biblioteca nodebug my_cell_lib / v *. my_mem_cells.v
vlog my_netlist.v
vlog my_tb.v
vsim-L work.my_tb biblioteca
Y como un ejemplo de tiempo de ejecución,
la tala de VCD tomó 2 horas durante el uso de la ILP tuvo Synopsys 6.
Gracias.
He estado luchando con la educación de un análisis de flujo de potencia para la última semana y quería algún consejo.
Estamos utilizando VHDL RTL y ModelSim junto con diseño de compiladores y Power Compilador.
Con el fin de generar un retroceso SAIF archivo que me veo obligado a crear una puerta
de nivel ModelSim Verilog netlist porque no admite la captura de datos sobre VCD 2d matrices.Hasta ahora he intentado dos flujos: uno, utilizando el Synopsys PLI con ModelSim para generar el SAIF directamente y dos, la generación de un VCD y la conversión de archivos a utilizar vcd2saif SAIF.
Uso de la Synopsys PLI parecía ser muy lento.Un pequeño bloque de simulación de nivel netlist tomó más de 6 horas.A pesar de que trabajó, con este mayor flujo en los bloques y chip de nivel no es atractivo.
Cambiar a la corriente de VCD para ver si es más rápido dado lugar a un enorme archivo de VCD que se generan y mataron a los sim.Yo estaba guardando a un archivo gzip VCD outptus y cuando mataron a los que sí ya era más de 13GB.Tenga en cuenta que este es un pequeño bloque.
Pregunta:
¿cuál es la correcta para la generación de flujo de un VCD de un archivo
a nivel de simulación de la puerta?Si me recogen toda red alterna entonces estoy captura innecesaria de información interna de la biblioteca de células que no se necesita de energía que es la hinchazón Compilador mi VCD?He intentado utilizar el nodebug cambiar a vlog pero esto impidió la captura de 95% de mis células secuencial.
Gracias por tu ayuda.Creado después de 4 horas 16 minutos:Bien, he encontrado mi problema.Error del usuario de forma normal.Yo estaba usando el interruptor-nodebug al compilar mi biblioteca y mi netlist.
Para aquellos que buscan en el futuro, la corriente debería ser:
vlib biblioteca
vlog-trabajo-biblioteca nodebug my_cell_lib / v *. my_mem_cells.v
vlog my_netlist.v
vlog my_tb.v
vsim-L work.my_tb biblioteca
Y como un ejemplo de tiempo de ejecución,
la tala de VCD tomó 2 horas durante el uso de la ILP tuvo Synopsys 6.
Gracias.