Producción de LATCH

[khaila]

En Verilog / VHDL si no se entiende todas las de la combinación de proceso de Asynchrinous como MUX, CASE, Estados Federados de Micronesia ...por lo que producirá el sistema LATCH.
mi quastions:

1.¿Cuál es la entrada y las salidas del sistema LATCH?
2.Si LATCH es así que lo que ya ha producido su efecto?

 

[Gliss]

Un pestillo es sólo un elemento de memoria primitiva.Es transparente, bajo determinadas condiciones, y esto puede causar problemas para los diseñadores que no son plenamente conscientes de la funcionalidad limitada de la cerradura.Asegurarse de que su código produce real chanclas se considera una buena práctica de diseño.

 

[mssajwan]

Hola,
no hay differnece en las entradas y salidas oa pestillo y FLIP FLOP.
la diferencia es sólo cómo funcionan
en lo que es efecto de cierre de concerened ... se comporta en consecuencia

 

[khaila]

PPL Lo sentimos, pero mi quastion no estaba entre los diferentes LATCH y FF.

Estaba a punto los casos en que un pestillo se prdoced descubierto durante todo el proceso de combinación de Asynchrinous como MUX, CASE, Estados Federados de Micronesia

mi quastions:

1.Cuando el sistema LATCH se encuentra o genrated?¿Cuál es la entrada y las salidas del sistema LATCH?
2.Supone la declaración MUX 4:1, mientras que en el Verilog se consideran sólo tres condiciones.whats happend exactlly se cumple la condición de cuarto?cómo se trata???Si LATCH es así que lo que ya ha producido su efecto?

 

[Gliss]

Un pestillo se pueden producir como:
Código:

Módulo de cierre (en, d, q);

if (es == 1'b1)

q <= d;

endmodule

 

[khaila]

Gliss escribió:

Un pestillo se pueden producir como:Código:

Módulo de cierre (en, d, q);

if (es == 1'b1)

q <= d;

endmodule

 

[Gliss]

Así es, usted no quiere pestillos en las máquinas de estado.