proceso ISE pregunta?

[davyzhu]

Hola a todos,

He utilizado ISE por cerca de 1 semana, y tienen 2 pregunta:

1) ¿Cuál es la diferencia con "Synthesizer" y "Translate"
2) ¿Cuál es la diferencia con el "Mapa" y "de seguimiento y de la ruta"

En mi opinión, las dos primeras se traducen RTL a los primitivos, y los dos segundos Mapa de los primitivos para cortar, es cierto?

Recuerdos,

Davy Zhu

 

[Vonn]

Usted encontrará todo lo que usted quiere saber en el Sistema de Desarrollo
Guía de referencia viene con el ISE

 

[davyzhu]

Bueno, pero no tengo de que la Guía.

 

[rebeli]

Creo que aquí u'll encontrar la respuesta:

http://toolbox.xilinx.com/docsan/xilinx4/data/docs/dev/devtoc.html

 

[cawan]

Sintetizar: el proceso de convertir su código de HDL en netlist RTL.Traducir: el proceso de convertir su netlist RTL en netlist puerta de nivel.Desde aquí, Acondicionamiento: el proceso de colocar el ISE netlist nivel de la puerta en CPLD; lugar y la ruta es el término utilizado por FPGA para proceso de adaptación.

 

[retraso]

El proceso de síntesis se compruebe la sintaxis del código, y analizar la jerarquía de su diseño.Estos procesos se asegurará que su diseño está optimizado para la arquitectura de diseño que ha seleccionado.La descripción de su código HDL puede ser transformado en un circuito digital que puede o no puede ser funcional o podría ser simplemente basura, sin embargo, el código está escrito como tal, para crear el cuadro esquemático o negro digital de ella.Si el código no es sintetizable es manifiestamente errónea.

Traducción viene después de la síntesis, se trata de la conversión a las piezas de la colección de la tecnología.Traducir es el primer paso en el proceso de aplicación.El proceso de traducir fusiona todos los netlists de entrada y de información de restricción de diseño y genera un NGD Xilinx (Native genérico de base de datos) de archivo.La salida NGD archivo se puede asignar a la familia de dispositivos específicos.

El proceso crea un archivo de Mapa de las ENT.El archivo de las ENT será utilizado por el proceso de PAR para su posterior procesamiento.

Puede ejecutar el lugar y la ruta (PAR), proceso al que han trazado su diseño.PAR usa la CND archivo creado por el proceso de la hoja de ruta y el lugar de su diseño.

Esto es más o menos el proceso con casi todos los fabricantes de FPGA.