problema con la descripción de 4bit contador de ondulación utilizando Verilog

[Vasilis]

Tengo un problem.Here verilog es una descripción de un contador de 4 bits rizado:

D_FF módulo (D, Q, CLK, RST);
salida Q;
entrada D, CLK, RST;
reg Q;
siempre @ (CLK posedge o negedge RST)
if (~ RST) Q = 1'b0;
else Q = D;
endmoduleRipple_Counter módulo (Conde, RST, A0, A1, A2, A3);
salida A0, A1, A2, A3;
entrada de cuenta, RST;
reg A0, A1, A2, A3;

D_FF (~ A0, A0, conde, RST);
D_FF (~ A1, A1, A0, RST);
D_FF (~ A2, A2, A1, RST);
D_FF (~ A3, A3, A2, RST);

endmoduleTest_Ripple_Counter módulo;
.
.
.
endmodule

Cuando intento cargar el diseño de los errores aparecen los siguientes:
ERROR #: ... / simulaciones / ripleCounter / new.vhd (17): el puerto de salida ilegal de conexión (2 ª conexión).
# Región: / Test_Ripple_Counter / CUT / # D_FF # 17
# Error: ... / simulaciones / ripleCounter / new.vhd (1

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Fresco" border="0" />

: Illegal conexión de puerto de salida (2 ª conexión).
# Región: / Test_Ripple_Counter / CUT / # D_FF # 18
ERROR #: ... / simulaciones / ripleCounter / new.vhd (19): el puerto de salida ilegal de conexión (2 ª conexión).
# Región: / Test_Ripple_Counter / CUT / # D_FF # 19
ERROR # :.../ simulaciones / ripleCounter / new.vhd (20): conexión de puerto de salida ilegal (2 ª conexión).
# Región: / Test_Ripple_Counter / CUT / # D_FF # 20
# Diseño de carga de error

¿Alguien sabe lo que está mal

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Pregunta" border="0" />

 

[Salma Ali Bakr]

Bueno, u tiene dos pequeños errores:

1-no hacer A0, A1, A2, registros de A3
2-nombre de la instancia de venta para cada uno de D_FF

así que será como esta:
////////////////////////////////////////////////// ///////////////////////////////
Ripple_Counter módulo (Conde, RST, A0, A1, A2, A3);
salida A0, A1, A2, A3;
entrada de cuenta, RST;don't put this line here

/ / reg A0, A1, A2, A3,
no poner esta línea aquí/ / Add D0, D1, D2, D3, como ejemplo para cada D_FF_FF d0 (~ A0, A0, conde, RST);
D_FF D1 (~ A1, A1, A0, RST);
D_FF d2 (~ A2, A2, A1, RST);
D_FF D3 (~ A3, A3, A2, RST);

endmodule
////////////////////////////////////////////////// //////////////////////////////

que debería funcionar ahora
buena suerte y me alimentan de vuelta con cualquier otro error

Salma

 

[Vasilis]

Yo no hice A0, A1, A2, registros A3 y ahora funciona muy bien!
Gracias: D
Incluso si usted no agrega D0, D1, D2, D3, como ejemplo para cada uno de flip flop que está bien.

 

[Salma Ali Bakr]

¿Cuál era el problema, entonces
sólo funcionaba bien por sí mismo más tarde, o lo que pasó???

 

[Vasilis]

Salma Ali Bakr escribió:

¿Cuál era el problema, entonces

sólo funcionaba bien por sí mismo más tarde, o lo que pasó???

 

[Salma Ali Bakr]

Uy .... yo creo que leer post ur rápidamente ... y pensé que trabajaron sin realizar ningún cambio u ..... i am glad i ayudado ... suerte ...

Salma: D

 

[jay_ec_engg]

Aquí funcionó sin ningún cambio, porque los resultados serán registrados y nombre de la instancia será tomada por la herramienta automáticamente ........
Pero, obviamente, que no es un buen diseño practicar ......