Pregunta acerca Altera esclavo bus Avalon fundmental transferencia de

[Sidir]

Estoy usando Nios Altera y tiene preguntas sobre la transferencia de esclavos de bus Avalon fundmental.En la especificación de bus Avalon, fundmental esclavo ha leído las transferencias de datos desde el módulo periférico al autobús inmediatamente después de "chipselect" y "leer" las señales se hacen valer.¿Significa esto que la transferencia no necesita leer "CLK" señal?Tengo previsto el diseño de periféricos como: ver "chipselect" y "leer" tanto = '1 ', y luego "salida ReadData", de lo contrario el registro del valor de "ReadData".No hay sincronización a "CLK".¿Será cierto?Gracias!

 

[cube007]

Hola Sidir,

El bus Avalon es un autobús totalmente sincronizado por lo que es necesario para sincronizar todas las operaciones para el flanco de subida del reloj.Más información sobre el bus Avalon puede encontrar en: http://www.altera.com/literature/manual/mnl_avalon_bus.pdf

Otra buena fuente de información sobre este tema sería el Foro de Discusión Nios: http://www.niosforum.com/Adiós,
cube007

 

[Sidir]

Gracias cube007!

 

[cube007]

Hola Sidir,

Usted es nuevo en este foro.Por favor, no t post sólo para dar las gracias a alguien.Me ayudó a utilizar el fondo (h ** p: / / www.edaboard.com/ftopic92438.html) en su lugar.

Adiós,
cube007

 

[eDance]

Hola cube007,

Creo que si de esclavos ReadData Avalon cuestión en flanco de subida CLK, maestría Avalon sólo podía cierre de los datos en el siguiente ciclo de reloj, parece ser una latencia de lectura de transferencia.Tal vez podemos intentar ReadData de salida en flanco de bajada de CLK, entonces maestro Avalon puede trabar los datos en el siguiente aumento borde del mismo ciclo de reloj.