posterior a la síntesis de error modelsim

[arbalez]

Tengo modelsim este problema después de la simulación de un diseño post-síntesis de quartusII.¿por qué ocurre esto?He intentado cambiar la resolución a 1 ps, 1 ns, y que incluso 1, pero todavía la simulación no se ejecuta correctamente.es tiene que ver con el código de diseño VHDL y su testbench?u otra herramienta relacionada con el problema?# ** Error: (vsim-3601) La reiteración ha alcanzado el límite en el tiempo 0 con nosotros.# ** Nota: (vsim-3602) Los retrasos se trunca durante la elaboración del diseño.gracias de antemano.

 

[wadaye]

Hola arbalez,

Es porque su diseño que hacen que esta advertencia, pero también relacionados con la herramienta de simulación.

Parece que el uso m0delsim,
por favor, intente ncver1log o v_c_s si los tiene.

 

[dBUGGER]

Hola,
Creo que el error viene por su código VHDL.Comprueba si has usado algunos bucles en el código VHDL.Esto a veces da problemas cuando no se inicializa correctamente.Del cheque.

Recuerdos,

 

[archillios]

# ** Error: (vsim-3601) La reiteración ha alcanzado el límite en el tiempo 0 con nosotros.

usted puede tener un bucle en su testbench sin demora el control entre los sucesivos pases.

a fin de mantener runing simulador en el interior del bucle hasta el límite máximo de iteración se alcanza.

 

[arbalez]

gracias por responder.

este es mi banco de pruebas.es generado por QuartusII.También se han fijado más alto "iterationlimit" (el valor predeterminado en lugar de 5000) i en modelsim pero todavía tengo el mismo error.No
estoy poniendo nada en la lista de sensibilidad,
por lo que no debería haber demora bucle error.o el error radica en el código de diseño propio?

Código:BIBLIOTECA ieee;

USO ieee.std_logic_1164.all;ENTIDAD adpll_vhd_tst ES

FIN adpll_vhd_tst;

Adpll_arch ARQUITECTURA DE adpll_vhd_tst ES

- Constantes

- Señales

SEÑAL t_sig_system_reset: STD_LOGIC;

SEÑAL t_sig_signal_in: STD_LOGIC;

SEÑAL t_sig_id_clk_in: STD_LOGIC;

SEÑAL t_sig_n_value: STD_LOGIC_VECTOR (3 downto 0);

SEÑAL t_sig_k_clk_in: STD_LOGIC;

SEÑAL t_sig_k_modulus_bit: STD_LOGIC_VECTOR (3 downto 0);

SEÑAL t_sig_xor_out: STD_LOGIC;

SEÑAL t_sig_id_out: STD_LOGIC;

SEÑAL t_sig_lock_state: STD_LOGIC;

SEÑAL t_sig_k_counter_carry_outs: STD_LOGIC;

SEÑAL t_sig_k_counter_borrow_outs: STD_LOGIC;

COMPONENTE adpll

PORT (

system_reset: en STD_LOGIC;

signal_in: en STD_LOGIC;

id_clk_in: en STD_LOGIC;

n_value: en STD_LOGIC_VECTOR (3 downto 0);

k_clk_in: en STD_LOGIC;

k_modulus_bit: en STD_LOGIC_VECTOR (3 downto 0);

xor_out: a STD_LOGIC;

id_out: a STD_LOGIC;

lock_state: a STD_LOGIC;

k_counter_carry_outs: a STD_LOGIC;

k_counter_borrow_outs: a STD_LOGIC);

FIN COMPONENTE;

COMENZAR

TB: adpll PUERTO MAP (

- Lista de las conexiones entre los puertos y las señales de maestro

system_reset => t_sig_system_reset,

signal_in => t_sig_signal_in,

id_clk_in => t_sig_id_clk_in,

n_value => t_sig_n_value,

k_clk_in => t_sig_k_clk_in,

k_modulus_bit => t_sig_k_modulus_bit,

xor_out => t_sig_xor_out,

id_out => t_sig_id_out,

lock_state => t_sig_lock_state,

k_counter_carry_outs => t_sig_k_counter_carry_outs,

k_counter_borrow_outs => t_sig_k_counter_borrow_outs

);

init: PROCESO

- Declaraciones de variables

COMENZAR

- El código que se ejecuta sólo una vez

t_sig_n_value <= "1111";

t_sig_k_modulus_bit <= "1000";

t_sig_system_reset <='0 ';

ESPERA;

FIN PROCESO init;

siempre: PROCESO

- Lista de sensibilidad opcional

- ()

- Declaraciones de variables

COMENZAR

- El código se ejecuta por cada evento en la lista de sensibilidad

t_sig_signal_in <= 435 no t_sig_signal_in después de nosotros;

t_sig_k_clk_in <= t_sig_k_clk_in no después del 13 de nosotros;

t_sig_id_clk_in <= t_sig_id_clk_in no después del 13 de nosotros;

ESPERA;

FIN PROCESO siempre;

FIN adpll_arch;

 

[aji_vlsi]

Hola,
Leer sus DOC.Encontré esto en su documento:MTI
Doc. escribióetectar infinita demora cero bucles

Si un gran número de deltas de tiempo sin avanzar, por lo general es un síntoma de una

infinito bucle demora cero en el diseño.
Con el fin de detectar la presencia de estos bucles,

ModelSim define un límite, el límite de iteración ", sobre el número de los deltas de los sucesivos que pueden

ocurrir.
Cuando llega a la iteración ModelSim límite, emite un mensaje de advertencia.

La iteración límite valor por defecto es 5000.
Si recibe una advertencia de límite de iteración, en primer lugar

aumentar el límite de la iteración y tratar de seguir la simulación.
Puede configurar el límite de iteración

de la Simulación> Opciones de menú en tiempo de ejecución o por la modificación de la IterationLimit (UM-506)

variable en el modelsim.ini.
Ver "situado en Preferencia variables archivos INI" (UM-498) para

más información sobre la modificación de la modelsim.ini archivo.

Si el problema persiste, busque cero retraso bucles.
Ejecutar la simulación y mirar en la fuente

código cuando se produce el error.
Utilice el botón paso a paso a través del código y ver qué

señales o variables son continuamente oscilante.
Dos causas comunes son un lazo que se ha

sin salida, o una serie de puertas con demora cero cuando los productos están conectados a la

insumos.

 

[META60]

Estimados todos
Tengo estos problemas
# ** Error: (vsim-3601) La reiteración ha alcanzado el límite en el tiempo 0 con nosotros.
# ** Nota: (vsim-3602) Los retrasos se trunca durante la elaboración del diseño.
en el código VHDL que la dosis no tiene ninguna opción delay_mode_unit en VCOM

me guía por favor lo que puedo hacer para resolver estegracias
saludos cordiales
M_taaassori