por separado los motivos de los bloques analógicos y digitales

[calculus_cuthbert]

Hola,

Estoy diseñando un LC VCO que es seguido por un divisor de frecuencia.¿Es necesario tener por separado los motivos de los bloques analógicos y digitales?

Si es entonces ¿cómo hay que hacerlo en el diseño sin usar un triple proceso así?El sustrato común a los bloques analógico y digital ..así es posible tener por separado los motivos y sin un triple proceso?

Gracias.

 

[news]

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[sanredrose]

calculus_cuthbert escribió:

Hola,Estoy diseñando un LC VCO que es seguido por un divisor de frecuencia.
¿Es necesario tener por separado los motivos de los bloques analógicos y digitales?Si es entonces ¿cómo hay que hacerlo en el diseño sin usar un triple proceso así?
El sustrato común a los bloques analógico y digital ..
así es posible tener por separado los motivos y sin un triple proceso?Gracias.

 

[Pat_Mustard]

Depende del proceso,
sin embargo si usted tiene una profunda trinchera opción quisiera recomendar que se coloque una guardring en el interior de su sección digital vinculado a la digital GND,
y luego dibujar un círculo de aislamiento trinchera profunda (en oposición a someras trinchera aislamiento [ITS]), entonces otro guardring alrededor del exterior vinculada a GND analógico.Cabe señalar que cuanto más grande es el círculo de aislamiento de la profunda zanja que es menos eficaz,
por lo que si es grande su digitales y analógicas relativamente pequeño entonces llamar la guardring / DTI / guardring alrededor de la estructura analógica a la GNDs cambiados.

Puede que tenga que buscar su proceso manual de cómo pasar estas LVS, probablemente haya una capa de sustrato de nombres que puede utilizar.

 

[Adamar]

Hola!
Estoy Calibre uso para la verificación, y
me interesa es algo así como en el calibre JoinNets como lo es en la Assura?
triple y añadir nuevas capas de los recursos genéticos, no es real, ya que no puedo modificar el diseño ...

Hace varios mounth había problema con A
& D motivos, pero hemos utilizado Assura, y utilizando joinnets en el esquema que ha conectado esta virtualy redes, y en la disposición que
ha conectado por la capa de metal, y como resutl VL es correcta, RCX corrió, y SD ADC se han realizado))

 

[saro_k_82]

Además de todos los consejos, usted debe usar para la LMC flops separadores de alta frecuencia.Son resistentes a introducir sustrato ruido y poco sustrato ruido.Usted no requeriría dos motivos entonces.Esto es sólo el manejo del problema en el nivel de raíz.

 

[calculus_cuthbert]

Hola a todos,

Gracias por tus sugerencias.

Estoy utilizando un pre diseñado JK Flip Flop el diseño de un divisor de frecuencia.Así que no puedo cambiar la tapa fracaso.¿Cómo proceder entonces?

¿Qué debo hacer para minimizar el ruido sustrato?No tengo una opción para utilizar bien un triple proceso.

No sé la técnica de colocar un anillo protector.por favor alguien puede ayudarme?¿qué hacer un anillo de guardia?¿cómo sustrato más bajo ruido?y cómo y dónde hay que poner el anillo de la guardia ..

Gracias

 

[deepak242003]

Adamar escribió:

Hola!

Estoy Calibre uso para la verificación, y me interesa es algo así como en el calibre JoinNets como lo es en la Assura?

triple y añadir nuevas capas de los recursos genéticos, no es real, ya que no puedo modificar el diseño ...Hace varios mounth había problema con A & D motivos, pero hemos utilizado Assura, y utilizando joinnets en el esquema que ha conectado esta virtualy redes, y en la disposición que ha conectado por la capa de metal, y como resutl VL es correcta, RCX corrió, y SD ADC se han realizado))

 

[calculus_cuthbert]

Deepak gracias ..

¿podría explicar cómo ayudar a aislar los anillos de guardia los motivos?

También debo a cabo NTAP guardia anillos o anillos de guarda ptap digitales de todo el bloque?

 

[climber73]

En calibre, puede seleccionar CONNECT NETO POR NOMBRE de LVS OPCIÓN.

Bye bye