PIC's sistemática compensar

J

jutek

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hola

¿Cómo puedo evitar un desplazamiento sistemático entre la entrada y salida de POT?

VOUT debe ser 0.8V y 0.82V para Vin = 3,3 V y 0,79 para Vin = 1.3V

 
¿Cuál es el circuito referece?

Vin = 3,3 V?Vin = 1.3V?¿Qué significa?¿Es una tensión de alimentación?

 
ipierre escribió:

¿Cuál es el circuito referece?Vin = 3,3 V?
Vin = 1.3V?
¿Qué significa?
¿Es una tensión de alimentación?
 
Hola Jutek:

Es posible que necesitemos más datos,
en realidad mejor medida de la curva completa
de VOUT para Vin de 1.3V a 3.3V.
(suponiendo que la corriente de carga siguen siendo los mismos???)

 
jcpu escribió:

Hola Jutek:Es posible que necesitemos más datos,

en realidad mejor medida de la curva completa

de VOUT para Vin de 1.3V a 3.3V.

(suponiendo que la corriente de carga siguen siendo los mismos???)
 
Para mejorar el Reglamento de la línea se debe al aumento de la ganancia del amplificador de error.

 
gevy escribió:

Para mejorar el Reglamento de la línea se debe al aumento de la ganancia del amplificador de error.
 
hi jutek,

¿Estás seguro de que su SRAM no tiene algún problema de segundo orden que está causando este sistemática offset?por ejemplo, están a punto de los nodos de la región triodo o no quedarse sin espacio para la cabeza?¿Qué tipo de etapa de entrada se utiliza?0.8v vref es difícil para ambos NMOS y OGP con una entrada de 1.3V.

 
electronrancher escribió:

hi jutek,¿Estás seguro de que su SRAM no tiene algún problema de segundo orden que está causando este sistemática offset?
por ejemplo, están a punto de los nodos de la región triodo o no quedarse sin espacio para la cabeza?
¿Qué tipo de etapa de entrada se utiliza?
0.8v vref es difícil para ambos NMOS y OGP con una entrada de 1.3V.
 
Trate de llevar su referencia abajo a 0.5V o menos y el uso de una etapa de plegado OGP entrada.Es cierto que degrada la precisión con tensiones de entrada bajas, pero creo que todavía puede crear un PIC muy competitivo si se tiene cuidado en su esfuerzo de diseño.

 

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