pedir ayuda sobre la cascada de ADC pipeline

[lhlbluesky]

Estoy diseñando un pipeline ADC (10 bits 1.5bit por etapa), pero me parece un problema muy extraño, he diseñado la primera fase y la segunda etapa, respectivamente, y cada etapa funciona bien, pero cuando me conecto las dos etapas juntas, la primera etapa puede trabajar, pero la segunda no funciona muy bien, la salida de la sub-ADC de la segunda etapa siempre es 01 en toda la gama, confuso, ¿por qué?
i estima la carga de las etapas restantes, y se conecta como la carga de las dos primeras etapas, y comprobé mi señal y el momento, no hay problema;
pero lo que es la razón?
¿Puede alguien darme algunos consejos.
pls help me.
gracias a todos por responder.

 

[lhlbluesky]

¿Puede alguien ayudarme?
mi comp es dinámica la estructura prendido (en el libro de Allen);
cuando simular la primera etapa y secong, yo uso la fuente VCC, pero cuando en cascada, la entrada de la etapa secong es la salida de la primera etapa (diferencial completa), y la
que tiene un proceso de creación, no como la fuente de VDC, pero ¿por qué no funciona?
¿Es el problema de mi comp? Cuando simular por separado, funciona bien.
PLS darme algunos consejos.

 

[pixel]

¿Usa usted no sobremuestreo reloj.¿Puedes dibujar diagrama de tiempo?

 

[ch1k0]

no clok superposición puede ser problema.fases clok espectáculo.

 

[jeffsky520]

es mejor que haga su pregunta clara en primer lugar, figura el momento mostrar o someting más.

 

[lhlbluesky]

esta es la cifra de tiempo, phi1 es la fase de la muestra, Fi2 es la fase de espera (en la primera etapa), phi1d es el reloj de reset (de abajo muestra la placa);
Hago la sub-ADC (dos composiciones) operan en un reloj de phi1 (la fase de la muestra de la etapa Curent), es cierto?
o de cualquier otro reloj mejor?
Lo sentimos, pero es necesario iniciar sesión para ver este archivo adjunto