L
lhlbluesky
Guest
He diseñado un circuito divisor de tensión con un buffer y un divisor de resistencia,
la entrada es del PTAT (alrededor de 1.24V), cuando el voltaje de referencia generado Vcm
(0.9V) está conectado al circuito de reales (un ADC pipeline en la muestra de fase), el valor de CVM, cambia un poco (unos 16mV), por lo que el circuito no puede funcionar correctamente;
Más tarde encontramos que la corriente en la resistencia por encima y por debajo del nodo Vcm es diferente, por
el extremo inferior es más grande, la corriente de la parte superior es 0.7uA, y el extremo inferior es 1.5uA, creo que la diferencia viene de la salida de la SRAM principal, ¿por qué?
¿Cómo resolverlo?
la entrada es del PTAT (alrededor de 1.24V), cuando el voltaje de referencia generado Vcm
(0.9V) está conectado al circuito de reales (un ADC pipeline en la muestra de fase), el valor de CVM, cambia un poco (unos 16mV), por lo que el circuito no puede funcionar correctamente;
Más tarde encontramos que la corriente en la resistencia por encima y por debajo del nodo Vcm es diferente, por
el extremo inferior es más grande, la corriente de la parte superior es 0.7uA, y el extremo inferior es 1.5uA, creo que la diferencia viene de la salida de la SRAM principal, ¿por qué?
¿Cómo resolverlo?