operador Verilog

[achandra]

Tiene siglos que no he tocado verilog.¿Puede alguien me ayude a recordar si # signo también puede ser sintetizado?Recuerdo que su utiliza en caso de retraso igual a = b # 1 donde significa asignar B a A partir del 1 ns.¿Es eso cierto?

Tengo un código RTL, ahora que tiene los signos # utilizado en una declaración a = # 1 B;

¿Hay alguna hipótesis particular, cuando se sintetizable?

 

[master_picengineer]

Los retrasos no son sintetizable.

 

[sameem_shabbir]

Por lo que yo recuerdo # 1 significa un retraso de 1 unidad de tiempo
Si la unidad de tiempo es ur ns entonces # 1 significará retraso de 1ns

# De todas formas no es sintetizable en cualquier caso