multiplexor de reloj - ayuda necesaria

[BigDog]

Hola,

Yo tengo dos relojes de entrada, CLKA y CLKB.
Ellos van a un multiplexor directamente desde el puerto de entrada a continuación, generar un CLK_SYS nuevo reloj como el reloj del sistema de todo el circuito, pero la señal de selección de la multiplexor reloj viene desde el dominio CLK_SYS y su valor no es una constante.
Así que, ¿cómo debo definir los relojes de este circuito?

Nota: Yo uso el compilador diseño de Synopsys.

Gracias!

 

[rsqf]

BigDog escribió:

Hola,Yo tengo dos relojes de entrada, CLKA y CLKB.

Ellos van a un multiplexor directamente desde el puerto de entrada a continuación, generar un CLK_SYS nuevo reloj como el reloj del sistema de todo el circuito, pero la señal de selección de la multiplexor reloj viene desde el dominio CLK_SYS y su valor no es una constante.

Así que, ¿cómo debo definir los relojes de este circuito?Nota: Yo uso el compilador diseño de Synopsys.Gracias!

 

[BigDog]

Si lo hago, ¿cómo puedo hacer el análisis de tiempo con el PT, debo configurar el análisis de casos desde que tengo un multiplexor en el camino del reloj?

 

[rsqf]

BigDog escribió:

Si lo hago, ¿cómo puedo hacer el análisis de tiempo con el PT, debo configurar el análisis de casos desde que tengo un multiplexor en el camino del reloj?

 

[BigDog]

Ok, gracias, voy a tratar eso.

 

[oak_tree]

No creo que sea necesario.STA conocer herramientas para analizar los dos relojes.Usted recibirá 2 vías.

 

[shitansh]

BigDog escribió:

Hola,Yo tengo dos relojes de entrada, CLKA y CLKB.

Ellos van a un multiplexor directamente desde el puerto de entrada a continuación, generar un CLK_SYS nuevo reloj como el reloj del sistema de todo el circuito, pero la señal de selección de la multiplexor reloj viene desde el dominio CLK_SYS y su valor no es una constante.

Así que, ¿cómo debo definir los relojes de este circuito?Nota: Yo uso el compilador diseño de Synopsys.Gracias!