modelos de comportamiento de analógico a paso en el espectro - AMS

[moisiad]

Hola

Estoy utilizando tanto Spectre y simuladores de AMS.Con el fin de ejecutar algunas simulaciones rápidas en los grandes sistemas (por ejemplo, PLL) que desea importar algunas de las descripciones del comportamiento de los circuitos básicos (PFD, Freq. Divisor).

Por lo que yo sé que hay varias "lenguas" en la descripción de circuitos analógicos (VerilogA, VerilogAMS, SpectreHDL).¿Puede usted por favor me informen de los siguientes elementos:
1) ¿Cuál de ellos son compatibles con los simuladores antes mencionados?
2) ¿Existe alguna herramienta para generar una descripción del comportamiento de esquema, o tengo que escribir el código?
3) ¿es fácil de modificar una descripción del comportamiento dado a un otro (¿Existe alguna herramienta) o se hace a mano.

Gracias

 

[sunking]

1.apoyo sepctre todos
2.usted puede escribir el código o
la AHDL lib incluyen ejemplo, muchos

 

[pi331133]

Hay una buena muestra comparamos con el directorio de instalación cadencia / herramientas / DFII / rfLib, puede leer la guía del usuario SpectreRF primero.Esta guía del usuario discutir cómo utilizar Spectre / SpectreRF para simular circuitos de RF y el sistema en detalle, hay también un ejemplo para la simulación del comportamiento de PLL, con Verilog idioma.Creo que será mejor que se refieren a este principio.

 

[skal81]

Usted puede visitar el siguiente sitio http://www.designers-guide.org/VerilogAMS/.Puede encontrar documentación, ejemplos, artículos teóricos.
BTW, no estoy seguro pero creo que VerilogAMS necesita una licencia especial, diferente de la licencia de espectro.Usted debe comprobarlo.
También hay un modelo de generador de la cadencia, pero yo nunca lo usó.Creo que le ayuda a obtener su derecho de código.

 

[tlihu]

¿Tiene Cadencia apoyo VHDL-AMS?

 

[eda4you]

tlihu escribió:

¿Tiene Cadencia apoyo VHDL-AMS?

 

[eng_Semi]

U También puede utilizar el Verilog-A y Verilog-AMS U sino que tienen que escribir el código, o U puede utilizar el pcell od generar los códigos.

 

[rfsystem]

VHDL-AMS para el Diseñador de la MGA no es planeado, pero no se libera

 

[kjjian]

plllib en la cadencia tiene algunos ejemplos