andres1025
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ayuda!! debo hacer una practica de laboratorio electrónica digital con una fpga (nexys 2) en verilog, la practica me pide hacer una melodia con la señal de reloj de 50Mhz, ya logre hacer el divisor de frecuencias, pero aun no logro que la señal de clk_out sea una melodia. ¿como puedo hacer una melodia con la señal de reloj de mi fpga? gracias de antemano