Matriz capacitiva DAC en SAR A / D

[cmos_ajay]

Hola, tengo un buffer de ganancia unidad conectada a un interruptor y un condensador grande de 5uF. Se suministra un 2.5V a una matriz de DAC capacitivo en un SAR convertidor A / D. Cuando el condensador más significativo (MSB) de la matriz DAC se conecta a una cierta frecuencia, la tensión en el nodo A. Sigue cayendo por un uV pocos cada ciclo de reloj Yo esperaría que el voltaje se mantendrá estable en torno a 2,5 V siempre. Pero si el interruptor de quitar y reemplazarlo con un corto, la tensión en el nodo A se mantiene estable para todos los ciclos de reloj. * Creo que la resistencia interruptor está causando el condensador C para cumplir con un uV pocos con cada ciclo de reloj. ¿Hay alguna solución para esto ya que tengo que usar un interruptor en mi diseño? Por favor, ver foto adjunta.

 

[kemiyun]

No sé lo que los modelos se utiliza, pero siempre hay resistencias parásitas que están conectados a los nodos supuestamente flotantes. Por lo tanto, se espera que cuando se abre el circuito de condensador con la puerta de transmisión, ésta se descargará en el tiempo. Si usted está solicitando para un error de uV por ciclo, cuando la puerta de transmisión está siempre en cortocircuito, que podría ser un problema de sedimentación causada por la conducción del condensador a través de una resistencia. ¿Podría usted por favor, ejecute una simulación más tiempo y ver si esto es cierto? La cosa es que cuando se reduce la resistencia con puertas de transmisión más grandes, aumenta la inyección de carga y pierdes precisión de UV ya. La optimización es necesaria si esto provoca un error más de 1 LSB. También se va a abrir y cerrar dicho conmutador. Cada vez que haces eso te va a cargar un condensador 5uF, que es bastante grande para realizar de forma fiable en IC por cierto, esto aumentará su consumo de energía. No sé las especificaciones de velocidad para su diseño, sino considerar DAC híbrido es como otra solución. Espero que esto ayude.

 

[cmos_ajay]

Hola, he comprobado la respuesta de frecuencia de la configuración anterior. Cuenta con ancho de banda muy bajo también. Parece estable, pero creo que debido a que el condensador de carga, el polo en el lado de salida se ha movido a una frecuencia muy baja. ¿Debo usar un amplificador de una sola etapa en lugar de la etapa 2 para el buffer. Es difícil compensar 2 SRAM etapa con un condensador de carga de alta resistencia en serie con el interruptor (pequeños). Agradezco su respuesta.

 

[kemiyun]

Probar OTA continuación. Pero tenga en cuenta que usted va a perder un poco de ganancia también. Así que la precisión de la tensión Vref será menor que antes. Se debe estar dentro de 1 LSB. Pero, de nuevo 5uF es una capacitancia muy grande.

 

[cmos_ajay]

Hola Kemiyun, estoy de acuerdo a la OTA será mejor con menos precisión. Su polo dominante se deberá a o / p nodo. Tal vez pueda reducir la carga a 0,5 uF y vuelva a comprobar. ¿Ha hecho una reserva para un DAC de 12 bits capacitiva antes? Gracias.

 

[kemiyun]

Nunca he diseñado un búfer antes, pero aquí hay algunas sugerencias: En primer lugar, una amplia capacitiva grande difícilmente puede funcionar a altas frecuencias, considerar la disminución de valor de la unidad condensador o arquitectura DAC si usted está buscando para la alta velocidad. En segundo lugar, me corrija si me equivoco no puedo entender a partir de su esquema, pero que va a cambiar los condensadores. Así que su OTA debe ser estable con la carga capacitiva mínimo. En tercer lugar, usted puede ganar impulso para la precisión que perdió. En realidad, usted puede tener más ganancia de amplificador de dos etapas sin aumentar la ganancia en función de su proceso. Espero que esto ayude.