LPM_FIFO_DC!

[ramo]

Hola!
Necesito teoría de la operación de FIFOs reloj dual.
por favor me ayude!
Gracias de adv!

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[mami_hacky]

¿Quieres diseñar un FIFO asincrónico?
Una vez que he diseñado un convertidor de ancho paramétrica FIFO asincrónico, por FPGA Virtex-II.los principios de diseño no cambia para ASIC FPGA o diseños.
El FIFO contiene tres partes principales: leer controlador, controlador de escribir, y una memoria de doble puerto.De doble núcleo la memoria del puerto están disponibles tanto por FPGA y ASIC fabricante vendedores.controlador de leer y escribir módulos de control son casi los mismos.por ejemplo, un controlador de leer bueno debe tener vacíos y señales de salida readCounter.escribir controlador tiene plena y salidas writeCounter.no se leen y escriben permitirá habilitar señales de control para la escritura de datos y leer datos de fifo.Hay dos módulos que generan doble puerto de leer y escribir la dirección.después de cada lectura o escritura estos contadores permitirá acceder a la siguiente ubicación de memoria.Ahora el problema principal es la generación y completa señales vacías.debe haber sincronizadores de reloj para transferir datos de estado entre fifo leer y escribir dominios de reloj.
En el google, por favor busque "Clifford E. Cummings", ha escrito algunos artículos muy buenos para los diseños asíncrona, lo que se puede descargar desde su sitio.

 

[mami_hacky]

Lo sentimos, dos copias del mismo mensaje se hizo.

 

[mami_hacky]

ramo me pidió que lo describen más, así que aquí está:
En primer lugar, tener cuidado de que estamos hablando de dos relojes diferentes, sus bordes positivos se pueden colocar en cualquier lugar y con cualquier retraso possbile.Así sincronizadores son una necesidad.Ahora, el ASIC / FPGA fabricante debe diseñar es chanclas para que puedan recuperarse a un estado estable, si a ellos les metaestable.usted sabe que causa metaestabilidad cuando una señal de entrada a un fracaso cambios tirón en el intervalo de tiempo de configuración de ese fracaso de tirón.
Ahora, tanto leer y escribir controlador controlador debe tener un registro de estado.Supongo que nuestro fifo tiene cuatro lugares para almacenar datos.(Supongamos que nuestro fifo no es ancho convertidor por ahora), entonces debe haber 4 registros del estado bits para lectura y escritura del controlador.ahora, cuando un paquete está escrito en el primer lugar de la memoria, vamos a establecer el primer bit de registro de estado en el controlador de escribir a 1, entonces cuando un nuevo paquete llega y llena el segundo lugar, estableceremos el segundo bit de la situación registro.cuando un paquete se lee de la memoria que se establece el primer bit del registro de estado en el controlador de leer.ahora simplemente se enviará el estado de la escritura del controlador de registrarse para leer controlador (vamos a transferir datos desde el reloj de dominio Escribir para leer de dominio del reloj) y luego la resultante lectura del contador es el XOR de estos dos registros de estado.de nuevo, el registro de estado en el controlador de lectura se transferirá a la escritura de dominio del reloj y luego se aplica un XOR con escribir registro de estado del controlador y el resultado es lo que llamamos escribir mostrador.cuando todos los bits son 1 XOR, decimos fifo está llena.y en el dominio reloj marcaba, cuando todos los bits de los registros de estado XOR es cero decimos fifo está vacía.tener cuidado de que la señal completa fifo se genera en la escritura de dominio del reloj y leer fifo se genera en el dominio reloj marcaba.
Latencias:
latancy Fifo en el establecimiento lleno o vacío, o de lectura / escritura contadores es importante.con la estructura de arriba, la señal completa debe ir alta, inmediatamente después de fifo se llena, sin ningún tipo de latencia.pero vendrá abajo con algunos retrasos debido al iniciar la lectura de PEPS, su operación efecto leer deben pasar por un sincronizador de chanclas y luego que llegue a escribir controlador.Una vez más, supongamos que usted está leyendo de fifo, y se vacía, señal de salida vacíos deben ir de alta sin latencia.pero al escribir nuevos datos a PEPS, vacíos no bajará de inmediato.
readCounter y las latencias writeCounter dependerá de la anchura de la fifo.que tienen una latencia típicas o 3 ciclos de 2.cuidar el significado de la latencia, aquí hace dos relojes.

 

[ramo]

Gracias verry verry mucho!