la documentación e información AHDL LCELL

[Ted]

He estado últimamente trabajando con ACEX1K50 un @ ltera diseño basado en el chip debe ser lo suficientemente rápido, pero produce resultados herramientas pésimo.Tenía una pregunta relacionada con anteriores y recibió una valiosa indicación de ngjh (¡gracias!)

Pero el siguiente paso es que a pesar de búsqueda en ltera @ sitio web y una pregunta para su apoyo que todavía les resulta difícil encontrar una buena documentación sobre LCELL y primitivas LLEVAR.Le agradecería que los documentos o enlaces de este tipo en cuanto a los primitivos.

Sé que la portabilidad del código se reduce mediante el uso de proveedores tales cosas específicas, pero no debería ser tema importante, si me las arreglo para mantener a las partes aisladas en ciertos componentes.Y creo que el chip no se cambia durante la vida útil de este producto en particular de todos modos.

Adicionalmente, parece que mediante el uso de AHDL en lugar de VHDL para las zonas críticas de la velocidad, puedo conseguir un mejor y un control más explícito sobre la lógica generada.Por lo tanto, me pregunto si hay un buen documento o libro en alguna parte que cubre AHDL, también.

Gracias por todo y toda la ayuda de antemano,

Ted

 

[ngjh]

Soy yo otra vez,

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />Descripciones funcionales Revisar bajo 'de la página web' en ACEX 1K familia de dispositivos de lógica programable Hoja de Datos "de Altera.Allí, se puede encontrar información relativa a la construcción interna de la ACEX.

Un LCELL se implementa mediante un elemento de la lógica (LE).Refiérase a la figura de la página 16, creo que lo que ocurrirá es la entrada del LCELL ocupa una de las entradas de los cuatro LUT y pasa a través del cable Registro de la carretera de circunvalación a la salida.

En cuanto al transporte y la primitivas CASCADE, que son una especie de paso a
reducir al mínimo los retrasos.Imagínese el escenario en el que una función XOR requiere 8 Les.Con primitivas LLEVAR utilizados, todos dentro de un laboratorio de GE pueden ser encadenados conjuntamente.Sin la primitiva, las GE pueden ser esparcidos por unos pocos laboratorios, por lo tanto, el aumento de los retrasos.Espero que puedan entender lo que estoy tratando de decir

<img src="http://www.edaboard.com/images/smiles/icon_lol.gif" alt="Laughing" border="0" />

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Es posible que también busca más información en el archivo de ayuda proporcionada por MaxPlus o qu (a) RTU.

I havent utilizados AHDL B4.Puede que tengas razón.Sin embargo, usted debería ser capaz de obtener un nivel similar de control utilizando VHDL.Sólo asegúrese de que su código está escrito en nivel bajo.

Según Altera, AHDL manual se puede comprar a cualquier distribuidor de Altera.

 

[wjhzhx]

El AHDL es como el lenguaje ABEL, puede ser mejor y un control más explícito sobre la lógica generado, pero es demasiado perder el tiempo y la simulación es un problema si su diseño no es simple