A
arunssn
Guest
la forma de aplicar las ecuaciones en verilog que se synthesisable.
para, por ejemplo | P0 - q0 | etc
para, por ejemplo | P0 - q0 | etc
E
eecs4ever
Guest
Si P0 y P1 son de 1 cables de poco ...
alambre a cabo;
asigna a cabo = P0 P1 / / asigna a cabo su suma
asignar a P0 = - P1 / / diferencia
asignar a P0 = ^ p1 / / ^ significa XOR,
/ / Esto es igual a | P0 - q0 |
asignar a P0 = & & p1 / / Y lógico
asignar a P0 = | | p1 / / OR lógico
alambre a cabo;
asigna a cabo = P0 P1 / / asigna a cabo su suma
asignar a P0 = - P1 / / diferencia
asignar a P0 = ^ p1 / / ^ significa XOR,
/ / Esto es igual a | P0 - q0 |
asignar a P0 = & & p1 / / Y lógico
asignar a P0 = | | p1 / / OR lógico
A
ami
Guest
Código
or ejemplo, el módulo (Q0, Q1, out);
BW parámetro = 8;
de entrada [BW-1: 0] q0;
de entrada [BW-1: 0] Q1;
salida [BW-1: 0] out;
asignar out = (q0> q1)?
(Q0-Q1): (Q1-Q0);
enmodule
or ejemplo, el módulo (Q0, Q1, out);BW parámetro = 8;
de entrada [BW-1: 0] q0;
de entrada [BW-1: 0] Q1;
salida [BW-1: 0] out;
asignar out = (q0> q1)?
(Q0-Q1): (Q1-Q0);
enmodule