interfaz de muy alta frecuencia ADC bordo pregunta

[vahidkh6222]

hola,
Tengo una placa de evaluación ADS5474.ACD se espera que el trabajo de hasta 400 MSMPS.
y yo uso otra tabla FPGA (Virtex sx95%) con un conector LVDS de alta velocidad a la interfaz de la placa de evaluación.También tengo un cable de que, según la hoja de datos debe ser compatible con hasta 4 GHz, la transferencia de datos.
pero lo que me pasa es muy boisy salidas digitales de ADC.
aquí está el diagrama de bits de una lectura de baja frecuencia de forma de onda de pecado.como usted puede ver en DATA_PORT (13), es decir, el bit de signo, hay algunos fallos en este fragmento (también en otros bits, pero más difícil de ver) que causa interferencias en la señal original.¿Qué sugiere usted es el problema?
¿es mala terminación, los efectos secundarios de Pathes vecinos o qué?
alguna idea?
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[MELC]

Su pregunta es incompleta.¿Cómo crees que alguien va a responder si usted no dice nada acerca de cómo se nos ha facilitado los tableros.Hay muchas técnicas para minimizar el ruido.En primer lugar, no está claro si los fallos son sincronised reloj o no.
Entonces, no está claro cómo se utiliza el A2D, único de composición o diferencial.Entonces, si usted tiene un cable diferencial correctamente montado entre tablas (para la operación LVDS).¿Tiene usted un buen voltaje de modo común en la entrada de A2d?Sin embargo, el terreno entre las juntas ...y así sucesivamente.

 

[FVM]

Espero que las entradas se ponen a Virtex LVDS de serie con la terminación interior y que la diferencia de un par diferencial de dicho "cable de 4 GHz" está conectado a cada rato?Si es así, podría haber un problema de las interferencias de modo común superior al rango de modo común.Dow Jones también tiene una conexión a tierra de baja impedancia con el cable?

 

[vahidkh6222]

MELC escribió:

Su pregunta es incompleta.
¿Cómo crees que alguien va a responder si usted no dice nada acerca de cómo se nos ha facilitado los tableros.
.

 

[FVM]

Así que todo está OK en el lado del receptor?Entonces, ¿no deberían recibir la muestra "picos".Incluso un reloj de referencia correcto, no sería necesario en este punto, la causa los bits de calidad puede esperarse como estático por un largo tiempo, sería la materia, cuando tratando de recibir datos de manera uniforme las palabras.

Im que no están familiarizados con las opciones de Virtex receptor LVDS, pero supongo, que se puede excluir que un SERDES posiblemente conectado o de doble registro de entrada hace que el borde de los picos?

 

[vahidkh6222]

FVM escribió:

Espero que las entradas se ponen a Virtex LVDS de serie con la terminación interior y que la diferencia de un par diferencial de dicho "cable de 4 GHz" está conectado a cada rato?
Si es así, podría haber un problema de las interferencias de modo común superior al rango de modo común.
Dow Jones también tiene una conexión a tierra de baja impedancia con el cable?

 

[FVM]

Usted ya se ha mencionado, que tiene un terreno común para ambas tablas (como sería de esperar), por lo que el voltaje de modo común a la entrada debe ser correcta.De tierra de baja impedancia en mi pregunta significa, que una conexión a tierra no debe ser suficiente, junto con los pares LVDS, únicamente, por ejemplo a través de la fuente de alimentación.De lo contrario, podría obtener las interferencias de modo común la sobrecarga de los receptores de diferencial.No creo que esto es probable que suceda, pero podría ser.Normalmente, un escudo conectado en ambos extremos del cable diferenciado alcanzar dicho conexión a tierra.Pero yo no sé la situación exacta con sus tablas eval, ¿qué tipo de conectores se utilizan, cómo el cable está conectado a los conectores?

Para comprobar la calidad de la señal, se necesitaría una velocidad alta (> = 1 GHz) osciloscopio y una sonda diferencial, si es posible.También con una sonda activa sola composición, la calidad de la señal pueden ser controlados aproximadamente.De lo contrario, el reloj ADS5474 de muestreo puede reducirse hasta 20 MHz para fines de prueba, no sé si esto se puede lograr fácilmente con la Junta de eval.Alta después de 9 minutosS: Una SERDES normalmente se utiliza con los datos serializados LVDS, sino con algunas familias FPGA, tiene que estar conectado cuando se utiliza el estándar LVDS IO, aunque no está previsto ningún deserialización.Debería funcionar como lo hizo.

 

[vahidkh6222]

¿Quiere decir que debe existir una conexión geound, para cada par LVDS, ¿verdad?
y tengo azul cable coaxial Ribon AWG38 y SAMTEC conectores QSE.¿Hay algún buen documento para el aprendizaje de este temas?
he probado la Junta en 100 megas.a los 45 megas los resultados fueron buenos ...
gracias por tu ayuda.

 

[FVM]

Samtec proporcionan ensambles de cables para QSE / QTE tienen una tierra de la señal, que se conecta a la barra de tierra QSE.Algo similar sería bueno.El uso de dos cables coaxiales de 50 ohms como con SATA también está bien con el conductor externo conectado un ambos lados.

 

[MELC]

Sigue siendo una pregunta sobre la fuente de alimentación.
La A2D tiene la opción de fuente de alimentación diferentes para el lado analógico y digital.Una forma de relación señal ruido es buena para mantener la tensión digitales inferior a la tensión analógica, que su situación?¿Cuál es el cable diferencial entre la Junta y la Junta A2D FPGA?¿Tiene un analizador lógico disponibles en su laboratorio?¿Podría usted verifique la salida de A2D en el conector de la placa de evaluación Mictor A2D (sin conexión alguna con la Junta FPGA)?

 

[vahidkh6222]

problema resuelto,
había una necesidad de dos terminaciones 100ohm en ambos extremos del cable con el fin de obtener señales claras ...
Gracias a mis amigos por ser útil