horario de primers!

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Realtek

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Soy un chico nuevo en el diseño de circuitos digitales
Ahora necesito uso horario (pt) para hacer presimafter DC) y postsim (con sdf)

P1: Yo Hay algún ejemplo completo (procedimiento) para aprender a escribir pt script, he leído VENDIDO turtorial, pero utilizar este comando como
compile_stamp-model_file Y.mod-data_file Y.data salida S -
donde Y.mod Y.data (Y.db .......) todavía es un blackbox para mí, después de seguir los turtorial, todavía no puede entender qué tipo de archivos tengo que hacer mi presim (después dc) STA.

P2: después de leer algunos VENDIDO, escribir una simple scrile
/**************************/
search_path conjunto "."
conjunto active_design MY_TOP
currt_design conjunto ( "MY_TOP")
ajustar la hora CLK
read_verilog $ active_design.v
read_db typical.db / / biblioteca
read_db wireload.db / / wireload modelo
current_design $ active_design
create_clock período de 20-de forma de onda 0 10) ($ reloj
set_clock_latency 2,5 [$ get_clocks reloj]
set_clock_transition 0.2 [$ get_clocks reloj]
set_clock_uncertainty 1,5-configuración [$ get_clocks reloj]
check_timing
report_timing/******************************/
razón por la ruta de acceso es el punto en report_timing todos 0, lo que le pasa a este script?

P3: Si hay muchos de alerta "Crear blackbox para ...."
Cómo eliminar estas señales de advertencia, puede aceptar pt
/ / Synopsys translate_off ......
/**************************************/
mendigar para ayudar a
Tks de antemano!

 
¿Te ha establecido link_path y condiciones de funcionamiento?

 
¿Qué tipo operación condición que necesito?
Si sólo set_clock, puedo obtener cualquier camino demora informe?

¿qué quiere decir con una ruta de vínculos?
my_design.v uso typical.db
Yo uso read_db leer typical.db
No es suficiente?
¿Qué tipo link_path necesito?

 
1.link_path especifica una lista de las bibliotecas,
los archivos del diseño, la biblioteca y archivos que se usan
durante la vinculación.El comando link_design mira a los archivos y trata de
resolver las referencias en el orden de los archivos especificados.
2.condiciones de funcionamiento spefifies PT analizar tipo BC o al WC.
Gracias.

 
Es la mejor que cualquiera puede proporcionar una secuencia de comandos de la STA.Tia

 
Realtek escribió:

Soy un chico nuevo en el diseño de circuitos digitales

Ahora necesito uso horario (pt) para hacer presimafter DC) y postsim (con sdf)P1: Yo Hay algún ejemplo completo (procedimiento) para aprender a escribir pt script, he leído VENDIDO turtorial, pero utilizar este comando como

compile_stamp-model_file Y.mod-data_file Y.data salida S -

donde Y.mod Y.data (Y.db .......) todavía es un blackbox para mí, después de seguir los turtorial, todavía no puede entender qué tipo de archivos tengo que hacer mi presim (después dc) STA.P2: después de leer algunos VENDIDO, escribir una simple scrile

/**************************/

search_path conjunto "."

conjunto active_design MY_TOP

currt_design conjunto ( "MY_TOP")

ajustar la hora CLK

read_verilog $ active_design.v

read_db typical.db / / biblioteca

read_db wireload.db / / wireload modelo

current_design $ active_design

create_clock período de 20-de forma de onda 0 10) ($ reloj

set_clock_latency 2,5 [$ get_clocks reloj]

set_clock_transition 0.2 [$ get_clocks reloj]

set_clock_uncertainty 1,5-configuración [$ get_clocks reloj]

check_timing

report_timing/******************************/

razón por la ruta de acceso es el punto en report_timing todos 0, lo que le pasa a este script?P3: Si hay muchos de alerta "Crear blackbox para ...."

Cómo eliminar estas señales de advertencia, puede aceptar pt

/ / Synopsys translate_off ......

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Tks de antemano!
 
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