Hod violación

[verilog_always]

¿Puede un cuerpo decirme la forma en que la violación tiempo de espera se produce,
Puedo entender, cómo la violación de instalación que está ocurriendo, pero no el tiempo de retención,

Gracias de antemano

 

[ahmad_abdulghany]

¿Qué hacer u decir "¿cómo aparecer dentro?"?
Sírvanse aclarar más ..

Best Wishes,
Espero que pueda ser útil para u..
Ahmad,

 

[vinod_g]

En realidad, mientras que el cálculo de la frequncy que ver sobre todo el tiempo de puesta, pero nopodía incluyen la HOLDTIME, ¿Hay algún caso en que la HOLDtime también se incluye para calcular la frecuencia

 

[nmurthy]

En pocas palabras, yo diría que como a continuación:

Max frequecny está determinado por el momento crítico de instalación y mantener caminos no juegan
papel mucho en él, sabemos que el máximo es freq

T (min) = CLK retrasar Q críticas de retardo de propagación ruta el programa de instalación en tiempo deSabemos que- data should be availble before clock edge strikes (if data changes in between then data is lost)

El tiempo de configuración
- los datos deben ser AVAILBLE antes de que ocurra borde de reloj (en caso de cambios en los datos desde entonces se ha perdido los datos)- data should be stable for atleast this much time after the clock edge has struck (data should not change in this window else metastability will arise)

El tiempo de retención
- los datos deben ser estables para el atleast esta vez mucho después de que el flanco de reloj ha afectado (los datos no debe cambiar en esta ventana más metaestabilidad surgirán)

Espero que te ayudó a .........

 

[cfriend]

puede haber un mayor sesgo en el reloj de árbol