funciona este registro?!!

R

ramy_maia

Guest
Quiero utilizar esta topología para implementar los registros como es apropiado para mi tensión de alimentación, pero no puedo, ¿cómo funciona
por favor ayuda, nadie sabe cómo, o lo han visto en un documento por favor, envíelo
Gracias de antemano

 
hola
que yo sepa, que opera como un inversor dinámico: cuando CLK es 0, es pre-cargada, Qn = 1.y cuando CLK es 1, es hora de que el circuito de propagar la Dbar.

 
aslijia,
¿Cómo puede u estado en el que la lógica Dymanic cuando la carga no es dependiente de la precarga para el CLK.
si = '1 ', entonces podemos afirmar que está en fase de evaluación y de
cuando clk = '0 ', entonces dependerá de la entrada D, pero este no es el caso con la lógica dinámica.

No me corrija si me equivoco.

 
haneet sí, no creo que se trata de una lógica dinámica, he encontrado a alguien hablando en su papel (EJECUCIÓN DE UN DIVISOR PROGRAMABLE DE ALTA VELOCIDAD DE 2.4 GHZ CMOS INTEGER-N FRECUENCIA SINTETIZADOR, Angel M. Gómez, João Navarro )
como sigue:
Una versión adaptada de la caída convencionales edgetriggered TSPC FF-D fue utilizado en la lucha contra el sincrónico.Esta célula tiene la ventaja de llegar a frecuencias más altas a expensas del consumo de energía.La fig.6 (a) representa la D-FF conectado como una división por-2 de venta libre, y la figura.6 (b), sus señales en una división por dos operaciones.Las dimensiones de los transistores P y N que obedecer a varios requisitos para garantizar el correcto funcionamiento.Ellos son: cuando los dos transistores M1 y M2 son al mismo tiempo, la salida a debe ser alta, cuando los dos transistores M3 y M4 son al mismo tiempo en la salida b debe ser baja, y cuando los dos transistores M5 y M6 son al mismo tiempo, la salida debe ser baja.
pero todavía no puede comprender por qué se ha marchado estas condiciones

<img src="http://www.edaboard.com/images/smiles/icon_confused.gif" alt="Confused" border="0" />Lo sentimos, pero es necesario iniciar sesión para ver este archivo adjunto

 
haneet
tiene usted razón, por lo que se dice "funcionar como un circuito dinámico", pero "no es un circuito dinámico".usted no puede encontrar cualquier libro que describen circuito dinámico de esa manera.

 
llah al7amd
Lo sabía, que funciona como ratioed lógica, voy a escribir cómo funciona en algún momento de

 
http://www.iberchip.org/iberchip2004/articles/102-1-ANGELMGA-IBERCHIP1.PDF

diemilio

 
Hola, ¿puedo hacer una pregunta?

En etspc2.jpg figura, cuando CLK = 1, a = 0, ¿por qué es B igual a 1?

TKS!

 
quan228228 escribió:

Hola, ¿puedo hacer una pregunta?En etspc2.jpg figura, cuando CLK = 1, a = 0, b ¿Por qué es igual a 1?TKS!
 
work as nlatch so required to sample the data when the clk is high, this means that if both M1 & M2 are on M2 should take the control and force node a to be low this is done by appropriate sizing of M1 & M2Es principalmente una pseudo (sobre todo) la lógica NMOS, en comparación con el TSPC habituales para el
trabajo como primera etapa
nlatch tan necesario para la muestra los datos cuando el CLK es alta, esto significa que si ambos M1 y M2 son en M2 debería tener el control y la fuerza de un nodo a ser baja, esto se hace de tamaño apropiado de M1 y M2

work as pdynamic to prevent the transparency between the two latches so must predischarge the node b if the clk is high what ever the node a voltage is , ie M4 takes control also by appropriate sizing2 ª etapa de
trabajo de manera similar como pdynamic para impedir la transparencia entre los dos pestillos de manera previa al que el nodo B si el CLK es alta lo que cada vez el nodo de una tensión, la M4 es decir, toma el control también por el tamaño adecuado

work as platch sample its input at low clk so if both M5 & M6 is on M6 must take control pulling Qb to low voltagepara la 3 ª etapa
de trabajo Platch como muestra de su entrada en CLK baja por lo que si ambos M5 y M6 está en M6 debe tomar el control Qb tirando a bajo voltaje
para blacksmith_vlsi, M4, cuando el CLK es alta, no está en off, incluso si está apagado no asegurará la tensión de un nodo a ser baja
Espero no equivocarme en mi análisis si alguien tiene un anuncio por favor compartir
 
blacksmith_vlsi escribió:Hola, creo que es la situación que:

, cuando clk = 1, M4 fuera a = 0, M3, por lo tanto b neto igual a 1

=> En M5 => Qb = 0 => M1 => porque W / L de M1 y M2,

un Ganna tienden a 0 hasta el estado clk siguiente.

es cierto?
 
U se puede referir el libro leblesi Kang CMOS para el diseño está disponible en la
** ** SPAM DELETED

 
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