función equivalente en Verilog para la función LONGITUD VHDL?

[korgull]

Hola,
¿Hay una forma o un comando equivalente en Verilog que hace lo mismo que la función de "LONGITUD en VHDL?Si estoy en lo correcto, la sintaxis de la

Código:

Data'LENGTH

 

[boardlanguage]

No, Verilog-2001 no tiene equivalentes en muchos atributos VHDL ( 'size' izquierda 'derecho' de alto, 'bajo, etc)
comes in...

... pero ahí es donde entra en juego SystemVerilog 1800-2005
..
Código:

$ size (datos)

 

[korgull]

boardlanguage escribió:

No, Verilog-2001 no tiene equivalentes en muchos atributos VHDL ( 'size' izquierda 'derecho' de alto, 'bajo, etc)comes in...
... pero ahí es donde entra en juego SystemVerilog 1800-2005
..Código:

$ size (datos)

 

[boardlanguage]

Porque es nuevo, SystemVerilog no es tan amplio apoyo como VHDL o Verilog-2001.

Tienes razón - en el momento, es utilizado principalmente para banco de pruebas / verificación.Pero hay un subconjunto de synthesizeable SystemVerilog, por lo que puede ser usado para los nuevos diseños.Altera qu (a) UTR-II 8,0, Synopsys Design Compiler, Cadence RTL compilador puede sintetizar SystemVerilog RTL.(Creo que otras herramientas como Synplicity puede hacerlo también, pero el diseño del compilador es probablemente el mejor en este momento.)

Una versión anterior del estándar PDF SystemVerilog (3.1a) está disponible en:
http://www.eda.org/sv

En cuanto a los libros, los libros se han publicado en este foro y otros - simplemente hacer una búsqueda y que subirá.

De todos modos ...Si tiene que quedarse con Verilog, entonces, lamentablemente no hay equivalente directo 'de largo.

(it works just like a VHDL generic
)

Usted puede clasificar de evitar que mediante el uso de un parámetro
(que funciona igual que un VHDL genérico)

Código:

parámetro entero DATA_W = 16;reg [DATA_W-1: 0] Datos;/ / $ Size (datos) -> DATA_W