FIR de Diseño en XilinxSpartanII FPGA: Salida de redondeo Problema

F

filmaker83

Guest
¡Hola chicos!Soy un estudiante italiano.Yo uso comblock
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¿Hay personas, el uso y desarrollo de comblock?
Gracias

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />-------------------------------------------------- --
de un sistema de comunicación con un transmisor y receptor.
En mi receptor, yo use la tabla de comblock 3001 que es de doble banda 915 MHz / receptor de 2,4 GHz, AGC, A / D Convertidores de

info aquí

Cada Comblock tiene un FPGA Xilinx!

Me daría cuenta de un filtro en VHDL en la salida de 3001 comblock.

Comblock 1008
no es eficiente, por lo que sería un filtro de VHDL y yo sintetizarla en FPGA Xilinx com1000 para el desarrollo de

¿Puede usted ayudarme?Yo uso ONEOVERT demo, pero la producción no existe!¿Hay personas que utilizan la versión completa ayudarme?

Me daría cuenta de un paso bajo el abeto Frecuencia de muestreo de 40 MHz, filtro elíptico, frecuencia de corte de 15 MHz y de respuesta del filtro es como un filtro ideal de paso bajo.
Last edited by filmaker83 el 24 ene 2008 12:29, editado 3 veces en total

 
Estoy buscando la versión completa ONEOverT, ¿me pueden ayudar?Si hay alguien que me ayude le doy filtro de información para crear un filtro de VHDL para mí.
Gracias mucho!

 
Su viejo problema ... y yo tenía una versión de Xilinx cuando compré Xilinx Spartan 3E startekit ...

 
¿Hay personas que utilizan la versión ONEoverT plena para crear el código fuente VHDL acerca de filtro?

 
jawadshawa escribió:

Su viejo problema ... y yo tenía una versión de Xilinx cuando compré Xilinx Spartan 3E startekit ...
 
MATLAB uso.
da código HDL ua mejor.
alguien necesita ayuda puede solicitar información adicional.

 
rsrinivas escribió:

MATLAB uso.

da código HDL ua mejor.

alguien necesita ayuda puede solicitar información adicional.
 
Gracias mucho

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />Yo uso comblock

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¿Hay personas, el uso y desarrollo de comblock?
Gracias

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />-------------------------------------------------- --

 
Hola,
He utilizado com1008 y 1001 para algunos de nuestros diseños de
¿Qué es eso ur mirando???

 
I'm using matlab for create a .coe file and xilinx ip core generator filter compiler v3.2 for implementing filter.

Ahora estoy en desarrollo com-1000 bordo, quiero realizar un
matlab filtro FIR ad hoc.
Estoy utilizando para crear un archivo. COE y la propiedad intelectual Xilinx núcleo compilador generador de filtro v3.2 para la aplicación del filtro.He escribir código VHDL para comunicarse con los conectores J1, etc J2, micro controlador actmel y componensts otros en el tablero, ahora estoy agregando filter.xco creado a partir del generador principal.
. I would the same bit lenght of the input, in output, for connections I/O.Mi problema es acerca de E / S en el bloque de filtro generado por el generador principal de investigación.
Yo mismo la longitud de bits de la entrada, en la producción, para las conexiones I / O.
En i entrada tienen data_in [9 0] y en su lugar DATA_OUT [30 0].Yo [9 0] para la salida!
Filtro es un FIR de 21 grifos con MAC, ¿hay una solución para truncar bits?
Alta después de 5 horas 26 minutos:.

Creo que puedo hacer un redondeo de salida del filtro.¿Puedo hacerlo de 31 bits a 10 bits?¿Es la pérdida de bits de información?

 
Le explico a usted mis pasos:<img src="http://www.edaboard.com/images/smiles/icon_arrow.gif" alt="Arrow" border="0" />
, for .coe
file creation.

Yo uso Diseño de Filtros análisis de la FDA Matlab cajas de herramientas, para.
La creación de archivos de COE.Cuando me fijar los parámetros de cuantificación de filtro, puedo decidir para especificar la precisión, el redondeo de salida, con o sin signo coeficiente etc etc
Puedo elegir:
- 21 grifos de filtro de paso bajo de abeto con beta = 0.5 Ventana de Kaiser
- Fs = 40 MHz,
- Fpass = 10MHZ
- Coeficiente de ancho de 16 bits, firmado, punto fijo,
- Bits de datainput 10, 10bits de salida con el modo de redondeo de convergencia<img src="http://www.edaboard.com/images/smiles/icon_arrow.gif" alt="Arrow" border="0" />
for my XILINX XC2S200 SPARTAN II
FAMILY

Después de que el uso ISE 9.2i - IP Core GENERADOR Filtro compilador 3.2i
para mi familia XILINX XC2S200 SPARTAN II

de inserción. COE archivo y conjunto de parámetros coeficiente, pero no hay una solución, en el segundo paso, i cant't seleccionar el modo de salida de redondeo!
Después de MATLAB configuración de herramientas, un tiempo de otros, tengo que seleccionar la frecuencia de muestreo, frecuencia de reloj y así sucesivamente ...¿Es normal?
La información yo creo que es en el archivo. Coe ... ¿no?En lugar de eso, debe insertar los mismos parámetros en el compilador de filtro de salida, pero no el modo de redondeo

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triste" border="0" />
¿Qué es una solución?
Puedo truncar 31 a 10 bits?<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Llorando o muy triste" border="0" />
 
Estoy trabajando para una tesis, ¿hay una solución para mi problema, por favor?
<img src="http://www.edaboard.com/images/smiles/icon_arrow.gif" alt="Arrow" border="0" />

¿Tengo que operan en el código, de forma manual?¿Qué?<img src="http://www.edaboard.com/images/smiles/icon_arrow.gif" alt="Arrow" border="0" />

No es una opción automática para el truncamiento de filtro de salida (modo de redondeo de salida) para mi Spartan II XC2S200?<img src="http://www.edaboard.com/images/smiles/icon_arrow.gif" alt="Arrow" border="0" />

¿Hay un diagrama de bloques que describe la estructura del filtro MAC y especificar el código?, por ejemplo, ¿cuál es la estructura que contiene bloque de código VCC, GND, FDCE, XORCY, MULT_AND, LUT4, etc ...bloque diagrama de conexiones??(El código se genera a partir del código del filtro de compilador, en la hoja de datos se estructura genérica de mac!)

 
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