C
choonlle
Guest
En el diseño de la FIFO Xilinx, ¿cuál es la razón de utilizar el restablecimiento síncrono de 3 ciclos de CLK?
E
echo47
Guest
Es probable que guardan algunos de silicio en el gasoducto de la FIFO, o incremento de la velocidad.
Palabras de la Virtex-5 Guía del usuario
erdí
Perdí mi es una señal asíncrona para multi-tipo FIFO, y sincrónica para FIFO sincrónica.
Perdí debe hacerse valer por tres ciclos para restablecer todos leer y escribir e inicializar los contadores de dirección de las banderas después de encender el aparato.
Reinicio no borra la memoria, ni borrar el registro de salida.
Cuando la restauración se afirmó Alto, vacío y ALMOST_EMPTY se establece en 1, plena y ALMOST_FULL se restablecen a 0.
La señal de reinicio debe ser más alto en al menos tres de reloj de lectura y escritura de ciclos de reloj para asegurar que todos los estados internos se restablecen a los valores correctos.
Durante el restablecimiento, RDEN y Wren se mantiene baja.
Palabras de la Virtex-5 Guía del usuario
erdíPerdí mi es una señal asíncrona para multi-tipo FIFO, y sincrónica para FIFO sincrónica.
Perdí debe hacerse valer por tres ciclos para restablecer todos leer y escribir e inicializar los contadores de dirección de las banderas después de encender el aparato.
Reinicio no borra la memoria, ni borrar el registro de salida.
Cuando la restauración se afirmó Alto, vacío y ALMOST_EMPTY se establece en 1, plena y ALMOST_FULL se restablecen a 0.
La señal de reinicio debe ser más alto en al menos tres de reloj de lectura y escritura de ciclos de reloj para asegurar que todos los estados internos se restablecen a los valores correctos.
Durante el restablecimiento, RDEN y Wren se mantiene baja.
C
choonlle
Guest
¿Por qué dijo que probablemente ahorrar un poco de silicona, mejorar la velocidad?¿Cuál es la razón?
E
echo47
Guest
La mayoría de los sistemas pipeline "son difíciles de restablecer de forma sincrónica, lo que requiere la lógica combinatoria extra.Es un despilfarro de incluir lógica que rara vez se utiliza (por ejemplo, sólo después del encendido).La lógica adicional consume silicio y puede disminuir la frecuencia de reloj máxima.Diseñadores de Xilinx posible que haya encontrado una manera de simplificar la lógica de restablecer al permitir un pulso ya restablecer para propagar lentamente a través de la tubería FIFO.
Eso es lo que yo pienso!
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