extraño problema de la DC

[fantaci]

Me encontré extraño problema cuando se utiliza CC para sintetizar mi fuente verilog archivo.En mi netlist sintetizado, en algunos el nombre del módulo algunos cables es muy extraño: \ * celular * 9614/U5/Z_0.Para evitar la DC de la producción de estos cables de nombre extraño, yo uso algunas opciones en mi script DC:

Define_name_rules my_name_rules case_insensitive restringida "/ \ \ \ *" mapa (( "\ * celular \ *", "mycell"))
Change_names_rules my_name_rules jerarquía

Pero todavía no funciona.
Necesito ayuda.

 

[CNZ]

Pruebe esta abajo!verilog define_name_rules-check_bus_indexing

change_names normas verilog jerarquía de

conjunto hdlout_internal_busses cierto
% bus_inference_style conjunto s \ [% d \]

 

[fantaci]

No funciona

 

[CNZ]

¿Qué versión de DC, que ha utilizado?