es la memoria interna permite en FPGA

[samuel_raja_77]

Es necesario disponer de memoria en mi diseño es posible tener la memoria interna de unos 10K en FPGA o tenemos que tener memoria sólo externa ........ estoy utilizando la versión 8.1i Xilinx y el dispositivo que elija es Virtex - II Pro xc2vp7 que tiene la lógica de las células 11.088
792 BRAM (Kbps) 44 (18X18) multiplicador ........... me ayude con alguna sugerencia
Last edited by samuel_raja_77 el 04 Oct 2006 11:19, editado 1 vez en total

 

[vahidkh6222]

Sí creo que puede utilizar u BRAMs (si es que eran suficientes para el diseño ur).en realidad están utilizando para estos fines.incluso se puede utilizar como un tipo de memoria ROM.si inicializa con ur datos constantes.

 

[samuel_raja_77]

1.Does estos memoria RAM y ROM es necesario codded como un módulo independiente ......... es decir, si tengo una memoria RAM de 2K es estricta a colocar como un módulo independiente o puedo usar en mi ya módulo existente con otro bloque de siempre ......
2.En caso tengo una memoria RAM en el módulo como en el otro siempre la forma de bloquear el acceso ........ por favor ... me ayudan en la fijación del diseño con algunas sugerencias ,......... .......

 

[deh_fuhrer]

Usted puede utilizar en su módulo.
En primer lugar declarar un reg de size.Then necesario declarar un puntero que puede leer o escribir el memory.When por escrito el incremento de la memoria del puntero en cada flanco de reloj.
por ejemplo,

para escribir
de entrada en;
MEM [0:1023];
siempre @ (clk posedge)
empezar
i = i 1;
mem = en;
final

para leer simplemente el punto como miembros [34] o cualquier lugar que desee.

 

[Salma Ali Bakr]

así, se puede tener memoria inicializada en el diseño de HDL como una matriz
o el uso de la memoria también separada prevista en el kit de desarrollo de

me corrija si estoy equivocado por favor

 

[Iouri]

Usted puede utilizar BRAM o si tiene LUT extra en su diseño se puede utilizar como memoria, así

 

[darylz]

BRAM está disponible en FPGA.pero la descripción de nivel de conducta, no funcionará.pls refieren a mannul

 

[vahidkh6222]

usted tiene la plena libertad de elección en este caso.
usted puede hacer un módulo separado como MY_RAM y definir su comportamiento y el acceso a sus puertos, al igual que un carnero externa.
o U se puede definir dentro de su memoria RAM de diseño muy simple.por ejemplo para un BRAM de doble puerto, tenemos:

proceso (<clock>)
empezar
if (<clock> 'evento y <clock> = '1') entonces
if (<enableA> = '1 ') entonces
if (<write_enableA> = '1 ') entonces
<ram_name> (conv_integer (<addressA>)) <= <input_dataA>;
END IF;
<ram_outputA> <= <ram_name> (conv_integer (<addressA>));
<ram_outputB> <= <ram_name> (conv_integer (<addressB>));
END IF;
END IF;
proceso de finalización;partir de este momento, si u quería leer smthing de la dirección especificada, se debe ajustar "addressA" con adresa intrested y luego poner "1" en "señal de enableA".de los datos solicitados está listo en "ram_outputA" en el borde de reloj.y si quieres escribir somthing proporcionar la addreassA y input_dataA con los datos intrested y luego poner '1 'en la ".... write_enableA" señal