error fatal en VHDL

[emmos]

hola

Estoy escribiendo un programa VHDL para leer archivos de texto y lo ejecuto en ModelSim pero me da el siguiente error

** Error: (VSIM-7) No se pudo abrir el archivo VHDL "hds_projects/my_project2/my_project2_lib/hdl/file_io.txt" en el modo de RB.
# No existe el fichero o directorio.(Error = ENOENT)¿Por qué???

plz ayuda

i adjunta el código VHDL

gracias

IEEE biblioteca;
USE ieee.std_logic_1164.ALL;
Use ieee.std_logic_arith.all;

BIBLIOTECA ETS;
Std.TEXTIO.all USO;

File_io entidad es
File_io entidad final;

--
Prueba ARQUITECTURA DE file_io ES
señal de hecho: std_logic: = '0 '; - indicador establecido cuando la simulación terminó
empezar - prueba de file_io
hecho <= '1 'después de 5 segundos; - probablemente configurada a través de la lógica, no el tiempo

read_file:
proceso - leer file_io.in (una sola vez al comienzo de la simulación)
my_input archivo: READ_MODE texto abierto es "hds_projects/my_project2/my_project2_lib/hdl/file_io.txt";
my_line variable: LINE;
my_input_line variable: LINE;
empezar
write (my_line, string '( "al leer el archivo"));
(WriteLine salida, my_line);
bucle
de salida cuando ENDFILE (my_input);
(readline my_input, my_input_line);
- La entrada del proceso, posiblemente crear señales o paneles
(WriteLine salida, my_input_line) - opcional, escriba a ETS a cabo
end loop;
esperar, - un disparo en el momento cero,
read_file proceso final;

write_file:
proceso (hecho) es - escribir file_io.out (cuando se hace va a '1 ')
my_output archivo: WRITE_MODE texto abierto es "hds_projects/my_project2/my_project2_lib/hdl/file_o.txt";
- Por encima de la declaración debe ser en las declaraciones de la arquitectura de múltiples
my_line variable: LINE;
my_output_line variable: LINE;
empezar
si se hace = '1 ', entonces
write (my_line, string '( "escritura de archivo"));
(WriteLine salida, my_line);
write (my_output_line, string '( "la salida de file_io.vhdl"));
(WriteLine my_output, my_output_line);
- Escribir (my_output_line, hecho), - o cualquier otra cosa
(WriteLine my_output, my_output_line);
END IF;
write_file proceso final;

Prueba de arquitectura de vanguardia;

 

[mendozaulises]

Me parece a mí, no hay ningún problema con el código.Parece que no han creado el archivo que está tratando de leer, o no se encuentra en la ruta que se indica.

 

[wolfheart_2001]

Leer ModelSim tutorial ayuda u hacer paso a paso, pequeño proyecto

buena suerte

 

[Salma Ali Bakr]

Supongo u debe estar seguro de qué permisos que tiene en el archivo ... si lo creó u
Además, hay tal vez un problema con el camino ...
Es un pequeño problema ... i hope u puede resolver pronto
darnos de comer de nuevo con lo que hizo u

Salma<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

 

[Blowfishie]

Su problema parece ser que está utilizando una ruta de directorio relativo que es relativo al lugar equivocado.

Usted debe especificar un nombre de ruta absoluta (puaj), o usted debe hacer referencia a ella desde el directorio "trabajo" que el compilador ModelSim crea.

es decir, si el directorio de trabajo se encuentra en:
hds_projects/my_project2/work

usted debe 'cd' ModelSim a:
hds_projects/my_project2 /

y su nombre de ruta debe ser:
HDL / file_io.txt

¡Salud!,

Blowfishie

 

[emmos]

Queridos todos,

Todavía tengo un problema, así que decidí hacer un pequeño programaIEEE biblioteca;
USE ieee.std_logic_1164.ALL;
Use ieee.std_logic_arith.all;

BIBLIOTECA ETS;
Std.TEXTIO.all USO;

File_io entidad es
File_io entidad final;

--
ARQUITECTURA DE r_w_file DE file_io ES
BEGIN
tratar: el proceso de

archivo ini_file: read_mode texto abierto es "C: / hds_projects/test1/test1_lib/hdl/in_file";
archivo outo_file: write_mode texto abierto es "C: / hds_projects/test1/test1_lib/hdl/out_file";
in_line variable, out_line: LINE;
medio variable: INTEGER;

empezar
esperar;
mientras no (ENDFILE (ini_file))
bucle
readline (ini_file, in_line);
leer (in_line, la mitad);
media: = media / 2;

write (out_line, la mitad);
WriteLine (outo_file, out_line);
end loop;
proceso de fin de tratar;
FIN DE ARQUITECTURA r_w_file;

Puedo poner el archivo en la ruta del archivo que se llama in_file y contiene un no.22 para la lectura

la ModelSim

me da este error

# ** Error: (VSIM-7) No se pudo abrir VHDL archivo "C: / hds_projects/test1/test1_lib/hdl/in_file" en el modo de RB.
# No existe el fichero o directorio.(Error = ENOENT)
# Hora: 0 ns iteración: 0 Instancia: / file_io

He leído acerca de poner somethings $ enfrente de la ruta????

plz ayuda

 

[r_e_m_y]

Emmos ¡Hola!

Esto debería funcionar ...
No se tiene alguna extensión a los archivos (. Txt,. Bin,. Hexadecimal, ....)?

 

[shankarmit]

dar como extensión. txt y mover el archivo a otra ubicación en el interior de hds_projects ..

y modificar el código de acuerdo con que ..

funcionaráRecuerdos
Shankar

 

[aji_vlsi]

Puede ser es que MTI en los usos de Windows "\" como separador de directorio.¿Qué hay de usar el nombre de archivo simples, tales como:

archivo ini_file: read_mode texto abierto es "in_file";

Y asegúrate de que tienes este archivo en el directorio de trabajo donde se Curent lanzamiento de MTI?

Ajeetha, CVC,
www.noveldv.com
Nuevo libro: Un enfoque pragmático a VMM Adopción 2006 ISBN 0-9705394-9-5
http://www.systemverilog.us/

 

[vahidkh6222]

i dont know si esto es cierto o no, pero yo mismo nunca, especifique una ruta ...Acabo de escribir, es decir:
my_input archivo:
READ_MODE texto abierto es "io.txt", y luego poner el archivo en el mismo camino que otros archivos de proyecto .... i por supuesto todo complie de ISE7.1 y no sabe el proceso exacto de hacerlo en ModelSim ....