entero-N PLL de bloqueo - por favor guía para depurar

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D

Dinesh Agarwal,

Guest
mi PLL diseñado para 2,475 GHz es bloqueado para 2.485GHz

ref frecuencia es 5HHZ y la relación de división es 495.

por favor, guía para depurar

 
Parece ser un error de programación (LSB podría estar equivocado carga) ..

 
el ratio de bits de control se comprueban y se proporciona la razón de 495 correctamente

cualquier otra posibilidad

 
Dinesh Agarwal, escribió:

mi PLL diseñado para 2,475 GHz es bloqueado para 2.485GHzref frecuencia es 5HHZ y la relación de división es 495.por favor, guía para depurar
 
1 ª, ¿es realmente bajo llave?es decir.si cambia la frecuencia de referencia un poco, cambia la frecuencia de VCO con exactitud hasta la matemática dice que debería?

A menudo es un caso de que el chip PLL debe ser programado en un modo extraño.A veces el número N es realmente N 1, o algo así.Lea la hoja de datos con cuidado.Si no es un proveedor de software suministrado, el programa que el software y ver lo que te dice que el registro debe decir.

Rich
www.MaguffinMicrowave.com

 
AdvaRes escribió:Dinesh Agarwal, Hi,Estoy enfrentando el mismo problema con mi PLL.
No estoy seguro de eso, pero creo que el problema está relacionado con la bomba de carga y las fugas en el filtro.De hecho, suponga que su señal de realimentación PLL generar la UP de la CP y la señal de referencia genera la señal de Down.
Cuando se bloquea la PLL, la carga media y decharge es cero.
Así, teniendo en cuenta la fuga en el CP, el VTune VCO disminuirá.
Así que la señal de realimentación debe ser un poco más alto en la frecuencia para compensar la pérdida de fugas.Hacer a nadie de acuerdo conmigo?
 
saro_k_82 escribió:No. ..
Ninguna cantidad de fugas puede crear este error.
Puede manifestarse sólo como acicate en el espectro pnoise.

Sólo debe ser un caso de malinterpretar el factor de división
 
TSPC diseñado sin comentarios los inversores tendrán límite de frecuencia min.Más para flops diseñado para trabajar a 10GHz puede dejar a 500MHz en casos extremos.<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sonreír" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sonreír" border="0" />Es sólo que yo no soy capaz de encontrar cualquier otra falta ....

 
Si programa la relación divisor de 490 que le darán "normalmente" 2450MHz, y también aumenta la frecuencia del VCO 5MHz con esta programación, se puede decir que la programación que funciona bien ...
Pruebe esta verificación, se discuten posteriormente ..

 
Thers otras soluciones para corregir este error, como con una tensión de offset a la VTune VCO.

BigBoss escribió:

Si programa la relación divisor de 490 que le darán "normalmente" 2450MHz, y también aumenta la frecuencia del VCO 5MHz con esta programación, se puede decir que la programación que funciona bien ...

Pruebe esta verificación, se discuten posteriormente ..
 
Tal vez su Fref está apagado (Extra Junta de Capacidad).
Ver si el Fref = 5.02MHz.

 
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