el problema acerca de expansiones y el diseño de múltiples dominios de reloj

[bjzhangwn]

Ahora tengo un proyecto, tiene 64 puertos bidirectary, y tengo que utilizar la señal de habilitación para controlar el out put tristate.if usar 1 Las señales para controlar todos los tristates, luego tengo un retraso que no quiero . pero si me permiten usar 8 señales (1 de 8 puertos de datos) y el control de señales producidas por la máquina de estados principales son, en parte mal, no sé por qué? la simulación funcional es correcta, pero el puesto de simulación sythesis está mal. también en este diseño que utiliza dos demains reloj y la señal pasa de la demain último reloj a veces no cumplen con el calendario en el dominio de segundo reloj, ¿Qué puedo hacer?¿Alguien puede tener el material?

 

[news]

Koncern Google uruchomił nowy projekt - Baseline Study - którego celem jest ustalenie, co to właściwie oznacza "być zdrowym". Przedstawiciele koncernu wyjaśniają, że do tej pory większość badań z tego zakresu skupiała się na identyfikowaniu symptomów chorób - tym razem chodzi o opisanie sytuacji, w której organizm jest w 100% zdrowy i znalezienie odpowiedzi na pytanie, na czym polega idealne zdrowie.

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[freeinthewind]

Creo que deberían centrarse en dos puntos: en primer lugar, el nivel de dos de facto de diseño síncrono debe tomarse en su diseño.en segundo lugar, el circuito redundante de 1 a 8 puertos de datos se omiten en el transcurso de síntesis. tal vez su diseño, de 1 a 8 puertos de datos no es válida.que usted puede dar algunas limitaciones de síntesis sobre la systhesis para asegurarse de que sus circuitos especiales no se han omitido después de la síntesis.

 

[Renjith]

bjzhangwn escribió:

Ahora tengo un proyecto, tiene 64 puertos bidirectary, y tengo que utilizar la señal de habilitación para controlar el out put tristate.if usar 1 Las señales para controlar todos los tristates, luego tengo un retraso que no quiero .

 

[jarodz]

Pasando multi-bit de datos de la Cruz dominio del tiempo es diferente dameragous.
Debido a que el retraso cada ruta de datos es diferente.Algunos bits quizá estable, el otro no.
Diseño multi-dominio del reloj se llama diseño asíncrono.
La solución normal para pasar los datos entre dominios de tiempo diferentes es mediante el uso de async-FIFO o usando el reloj más rápido a los datos de la muestra de dominio de reloj. (4x en el seguro)Recuerdos,
Jarod

 

[bjzhangwn]

freeinthewind escribió:

Creo que deberían centrarse en dos puntos: en primer lugar, el nivel de dos de facto de diseño síncrono debe tomarse en su diseño.
en segundo lugar, el circuito redundante de 1 a 8 puertos de datos se omiten en el transcurso de síntesis. tal vez su diseño, de 1 a 8 puertos de datos no es válida.
que usted puede dar algunas limitaciones de síntesis sobre el systhesis para asegurarse de que sus circuitos especiales no se han omitido después de la síntesis.

 

[darylz]

la solución de dos facto etapa no se ajusta a su diseño.Por múltiples continua-bus de datos de bits, la única solución es como hablar de Jarod.

 

[Chinara]

Pero creo que dos de facto etapa debe ser una forma muy buena para el dominio de reloj asíncrona.

 

[bibo1978]

para la señal de control del dominio de reloj múltiples ", debe usar un sincronizador de" filtro metaestabilidad ", por lo general de dos FF en cascada para evitar los peligros metaestabilidad.Asimismo, esta señal debe ser un problema técnico gratuito.si esta señal proviene de un dominio más rápido del reloj entonces debe U no puede pasar que sin embargo se puede pasar la información que ha sido cambiado, es decir, detección de bordes con un sincronizador de pulso, pero la tasa de cambio debe ser inferior a 2 veces la del reloj Domain2 .
si se trata de un bus de datos, entonces debería usar un asicrónico
como con el otro problema que no sé exactamente, pero parece tal vez un problema de desajuste delayline u, es decir, que la restricción de la señal de que se pasa a los flip-flops duplicado de tal manera que tenga un retraso máximo y sesgo máximo, el cumplimiento de los reuirement reloj de su dominio .