el búfer de salida CML

[John Xu]

Nuestro diseño tiene el búfer de salida de la LMC, antes de que sea la etapa de amplificación.En el diseño, que considera la falta de adecuación de la satge amplificador y etapa de la LMC y no encontró problemas en los ciclos de trabajo para el ojo de salida diagrama incluso con el offset de salida de hasta 200mV.Sin embargo, para la prueba de silicio, encontramos que la degradación de los ciclos de la salida de desplazamiento es de hasta 50 mV.¿Por qué descrepancy tan grande!!??

¿Alguien puede ayudar a explicar esto?

 

[suria3]

Búfer LMC ha 50ohm la resistencia de carga a VDD.El desajuste de la resistencia durante la fabricación podría haber contribuido el desplazamiento como el valor de la 50ohm tienden a dar grandes variaciones.¿Te quedaste análisis coinciden en el análisis de Carlo Morle y cuál fue su porcentaje de pase.Si usted tiene un 80% pasa, más que garantizar su diseño a trabajar en el silicio.También hay una posibilidad de que el desplazamiento venir desde las etapas del amplificador previos y se amplifica hasta 50mV.Aquí es más que compensar al azar debido a la desigualdad en comparación con el desplazamiento sistemático de su nivel de simulación que no se podía ver mucho en ellos.

 

[chang830]

la Qustion aquí es que el descrepancy evidente entre la simulación y diseño measurement.The demostró que puede tolerar hasta ~ 200mV salida offsaet DC, mientras que el 80 mV de salida DC Offset induce obvios personas con discapacidad con el control input.Afetr mismo, la condición de prueba y condición de simulación es same.Can cualquier explicarlo?

 

[neoflash]

¿Tiene datos de cómo deber mucho ciclo distorsionada?