detectar el flanco positivo de una señal en verilog?

[superheterodino]

¿Cómo puedo detectar el flanco positivo de una señal mediante una sentencia if en Verilog.Si tuviera que detectan el nivel de una señal de que se utilice

Código:

if (señal)

empezar

........

........

final

 

[dolby.yang]

U puede utilizar este circuito -------
-------------------------------------| | Out de señal
singnal - - - - ------ | |----------------
-------------- ------------ ----------|>。---------| |
- - -> - -> - No Gate | --- |
clk clk ------ -------
FDF FDFAlta después de 1 minuto:U puede utilizar este circuito -------
-------------------------------------| | Out de señal
singnal - - - - ------ | |----------------
-------------- ------------ ----------|>。---------| |
- - -> - -> - No Gate | --- |
CLK CLK ------ ------- y la puerta
FDF FDF

 

[tom123]

siguiente código se puede detectar una posedge:

signal_in alambre;
alambre edge_detected;
reg signal_d;

siempre @ (clk posedge o rst_n negedge)
empezar
if (~ rst_n)
signal_d <= # 1 1'b0;
algo más
signal_d <= # 1 signal_in;
final

asignar edge_detected = signal_in & (~ signal_d);

saludos cordiales
Superhet escribió:

¿Cómo puedo detectar el flanco positivo de una señal mediante una sentencia if en Verilog.
Si tuviera que detectan el nivel de una señal de que se utiliceCódigo:

if (señal)

empezar

........

........

final

 

[superheterodino]

Se me olvidó decirte una cosa.Quiero algo que es sintetizable.los operadores de # se utilizan en la simulación y la costumbre me da algo que es sintetizable.

 

[freeinthewind]

tom123 método es utilizable, u puede borrar todos los operadores de # y tienen una oportunidad.

 

[nittinsharma80]

Hola, sí el método de Tom debe trabajar incluso sin #.