desfase de resistencia en 10 bits DAC

[Vabzter]

Hola a todos,
Estoy diseñando un DAC de 10 bits en la tecnología de 90nm.La topología se invierte resistiva escalera del CAD y me refiero al papel IEEE "A Low Power Escalera Invertida Convertidor D / A" por Yevgeny Perelman y Ran Ginosar "para el design.I tienen las siguientes cuestiones generales de diseño:

1.Tengo los valores de las resistencias desde el papel, sino la forma de obtener el tamaño óptimo de modo que el desfase será mínimo

1.Cómo averiguar los efectos de la falta de coincidencia resistencia en CAD.¿Qué puedo realizar simulaciones de la cadencia?

3.¿Puede la falta de coincidencia puede controlar en la modalidad?¿O hay y los pasos que necesito para que en el diseño de la escalera del CAD.
Soy nuevo en el diseño de lo que cualquier ayuda sería apreciada ..
Muchas gracias de antemano,
BR,
Vabzter
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[bbbb]

1.falta de coincidencia de dos resistencias, R es a menudo dado por:

DR / R = A / (W * L)
donde W y L son las dimensiones de la resistencia.A es una tecnología Parámetro dependiente.Así que usted debe comprobar coquetea kit de diseño de procesos.

2.Una ecuación sencilla si a perfom un barrido (de 00 .. 0 a 11 .. 1b y determinar la salida analógica. Para cada código, a continuación se puede encontrar INL.

 

[Vabzter]

bbbb escribió:

1.
falta de coincidencia de dos resistencias, R es a menudo dado porR / R = A / (W * L)

donde W y L son las dimensiones de la resistencia.
A es una tecnología Parámetro dependiente.
Así que usted debe comprobar coquetea kit de diseño de procesos.2.
Una ecuación sencilla si a perfom un barrido (de 00 .. 0 a 11 .. 1b y determinar la salida analógica. Para cada código, a continuación se puede encontrar INL.